Merge with git://www.denx.de/git/u-boot.git
[platform/kernel/u-boot.git] / include / configs / RRvision.h
1 /*
2  * (C) Copyright 2000, 2001, 2002
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
37 #define CONFIG_RRVISION         1       /* ...on a RRvision board       */
38
39 #define CONFIG_8xx_GCLK_FREQ 64000000
40
41 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
42 #undef  CONFIG_8xx_CONS_SMC2
43 #undef  CONFIG_8xx_CONS_NONE
44 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
45 #if 0
46 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
47 #else
48 #define CONFIG_BOOTDELAY        3       /* autoboot after 5 seconds     */
49 #endif
50
51 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
52
53 #define CONFIG_PREBOOT  "setenv stdout serial"
54
55 #undef  CONFIG_BOOTARGS
56 #define CONFIG_ETHADDR                00:50:C2:00:E0:70
57 #define CONFIG_OVERWRITE_ETHADDR_ONCE 1
58 #define CONFIG_IPADDR                 10.0.0.5
59 #define CONFIG_SERVERIP               10.0.0.2
60 #define CONFIG_NETMASK                255.0.0.0
61 #define CONFIG_ROOTPATH               /opt/eldk/ppc_8xx
62 #define CONFIG_BOOTCOMMAND            "run flash_self"
63
64 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
65         "netdev=eth0\0"                                                 \
66         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
67         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
68                 "nfsroot=${serverip}:${rootpath}\0"                     \
69         "addip=setenv bootargs ${bootargs} ip=${ipaddr}:${serverip}"    \
70                 ":${gatewayip}:${netmask}:${hostname}:${netdev}:off\0"  \
71         "addtty=setenv bootargs ${bootargs} console=ttyS0,${baudrate}\0"\
72         "load=tftp 100000 /tftpboot/u-boot.bin\0"                       \
73         "update=protect off 1:0-8;era 1:0-8;"                           \
74                 "cp.b 100000 40000000 ${filesize};"                     \
75                 "setenv filesize;saveenv\0"                             \
76         "kernel_addr=40040000\0"                                        \
77         "ramdisk_addr=40100000\0"                                       \
78         "kernel_img=/tftpboot/uImage\0"                                 \
79         "kernel_load=tftp 200000 ${kernel_img}\0"                       \
80         "net_nfs=run kernel_load nfsargs addip addtty;bootm\0"          \
81         "flash_nfs=run nfsargs addip addtty;bootm ${kernel_addr}\0"     \
82         "flash_self=run ramargs addip addtty;"                          \
83                 "bootm ${kernel_addr} ${ramdisk_addr}\0"
84
85
86 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
87 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
88
89 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
90
91 #undef  CONFIG_STATUS_LED               /* disturbs display             */
92
93 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
94
95 /*
96  * BOOTP options
97  */
98 #define CONFIG_BOOTP_SUBNETMASK
99 #define CONFIG_BOOTP_GATEWAY
100 #define CONFIG_BOOTP_HOSTNAME
101 #define CONFIG_BOOTP_BOOTPATH
102 #define CONFIG_BOOTP_BOOTFILESIZE
103
104
105 #define CONFIG_MAC_PARTITION
106 #define CONFIG_DOS_PARTITION
107
108 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
109
110
111 #ifndef CONFIG_LCD
112 #define CONFIG_VIDEO            1       /* To enable the video initialization */
113
114 /* Video related */
115 #define CONFIG_VIDEO_LOGO                       1       /* Show the logo */
116 #define CONFIG_VIDEO_ENCODER_AD7179             1       /* Enable this encoder */
117 #define CONFIG_VIDEO_ENCODER_AD7179_ADDR        0x2A    /* ALSB to ground */
118 #endif
119
120 /* enable I2C and select the hardware/software driver */
121 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
122 #define CONFIG_SOFT_I2C                 /* I2C bit-banged               */
123
124 # define CFG_I2C_SPEED          50000   /* 50 kHz is supposed to work   */
125 # define CFG_I2C_SLAVE          0xFE
126
127 #ifdef CONFIG_SOFT_I2C
128 /*
129  * Software (bit-bang) I2C driver configuration
130  */
131 #define PB_SCL          0x00000020      /* PB 26 */
132 #define PB_SDA          0x00000010      /* PB 27 */
133
134 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
135 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
136 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
137 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
138 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
139                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
140 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
141                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
142 #define I2C_DELAY       udelay(1)       /* 1/4 I2C clock duration */
143 #endif  /* CONFIG_SOFT_I2C */
144
145
146 /*
147  * Command line configuration.
148  */
149 #include <config_cmd_default.h>
150
151 #define CONFIG_CMD_DHCP
152 #define CONFIG_CMD_I2C
153 #define CONFIG_CMD_IDE
154 #define CONFIG_CMD_DATE
155
156 #undef CONFIG_CMD_PCMCIA
157 #undef CONFIG_CMD_IDE
158
159
160 /*
161  * Miscellaneous configurable options
162  */
163 #define CFG_LONGHELP                    /* undef to save memory         */
164 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
165 #if defined(CONFIG_CMD_KGDB)
166 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
167 #else
168 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
169 #endif
170 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
171 #define CFG_MAXARGS     16              /* max number of command args   */
172 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
173
174 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
175 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
176
177 #define CFG_LOAD_ADDR           0x100000        /* default load address */
178
179 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
180
181 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
182
183 /*
184  * Low Level Configuration Settings
185  * (address mappings, register initial values, etc.)
186  * You should know what you are doing if you make changes here.
187  */
188 /*-----------------------------------------------------------------------
189  * Internal Memory Mapped Register
190  */
191 #define CFG_IMMR                0xFFF00000
192
193 /*-----------------------------------------------------------------------
194  * Definitions for initial stack pointer and data area (in DPRAM)
195  */
196 #define CFG_INIT_RAM_ADDR       CFG_IMMR
197 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
198 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
199 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
200 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
201
202 /*-----------------------------------------------------------------------
203  * Start addresses for the final memory configuration
204  * (Set up by the startup code)
205  * Please note that CFG_SDRAM_BASE _must_ start at 0
206  */
207 #define CFG_SDRAM_BASE          0x00000000
208 #define CFG_FLASH_BASE          0x40000000
209 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
210 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
211 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
212
213 /*
214  * For booting Linux, the board info and command line data
215  * have to be in the first 8 MB of memory, since this is
216  * the maximum mapped by the Linux kernel during initialization.
217  */
218 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
219
220 /*-----------------------------------------------------------------------
221  * FLASH organization
222  */
223 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
224 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip    */
225
226 /* timeout values are in ticks = ms */
227 #define CFG_FLASH_ERASE_TOUT    (120*CFG_HZ)    /* Timeout for Flash Erase      */
228 #define CFG_FLASH_WRITE_TOUT    (1 * CFG_HZ)    /* Timeout for Flash Write      */
229
230 #define CFG_ENV_IS_IN_FLASH     1
231 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
232 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
233
234 /* Address and size of Redundant Environment Sector     */
235 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
236 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
237
238 /*-----------------------------------------------------------------------
239  * Cache Configuration
240  */
241 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
242 #if defined(CONFIG_CMD_KGDB)
243 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
244 #endif
245
246 /*-----------------------------------------------------------------------
247  * SYPCR - System Protection Control                            11-9
248  * SYPCR can only be written once after reset!
249  *-----------------------------------------------------------------------
250  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
251  */
252 #if defined(CONFIG_WATCHDOG)
253 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
254                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
255 #else
256 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
257 #endif
258
259 /*-----------------------------------------------------------------------
260  * SIUMCR - SIU Module Configuration                            11-6
261  *-----------------------------------------------------------------------
262  * PCMCIA config., multi-function pin tri-state
263  */
264 #ifndef CONFIG_CAN_DRIVER
265 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
266 #else   /* we must activate GPL5 in the SIUMCR for CAN */
267 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
268 #endif  /* CONFIG_CAN_DRIVER */
269
270 /*-----------------------------------------------------------------------
271  * TBSCR - Time Base Status and Control                         11-26
272  *-----------------------------------------------------------------------
273  * Clear Reference Interrupt Status, Timebase freezing enabled
274  */
275 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
276
277 /*-----------------------------------------------------------------------
278  * RTCSC - Real-Time Clock Status and Control Register          11-27
279  *-----------------------------------------------------------------------
280  */
281 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
282
283 /*-----------------------------------------------------------------------
284  * PISCR - Periodic Interrupt Status and Control                11-31
285  *-----------------------------------------------------------------------
286  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
287  */
288 #define CFG_PISCR       (PISCR_PS | PISCR_PITF | PISCR_PTE)
289
290 /*-----------------------------------------------------------------------
291  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
292  *-----------------------------------------------------------------------
293  * Reset PLL lock status sticky bit, timer expired status bit and timer
294  * interrupt status bit
295  */
296
297 /* for 64 MHz, we use a 16 MHz clock * 4 */
298 #define CFG_PLPRCR ( (4-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
299
300 /*-----------------------------------------------------------------------
301  * SCCR - System Clock and reset Control Register               15-27
302  *-----------------------------------------------------------------------
303  * Set clock output, timebase and RTC source and divider,
304  * power management and some other internal clocks
305  */
306 #define SCCR_MASK       SCCR_EBDF11
307 #define CFG_SCCR        (/* SCCR_TBS  | */ SCCR_RTSEL | SCCR_RTDIV    | \
308                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
309                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
310                          SCCR_DFALCD00)
311
312 /*-----------------------------------------------------------------------
313  * PCMCIA stuff
314  *-----------------------------------------------------------------------
315  *
316  */
317 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
318 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
319 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
320 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
321 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
322 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
323 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
324 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
325
326 /*-----------------------------------------------------------------------
327  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
328  *-----------------------------------------------------------------------
329  */
330
331 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
332
333 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
334 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
335 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
336
337 #define CFG_IDE_MAXBUS          1       /* max. 1 IDE bus               */
338 #define CFG_IDE_MAXDEVICE       1       /* max. 1 drive per IDE bus     */
339
340 #define CFG_ATA_IDE0_OFFSET     0x0000
341
342 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
343
344 /* Offset for data I/O                  */
345 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
346
347 /* Offset for normal register accesses  */
348 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
349
350 /* Offset for alternate registers       */
351 #define CFG_ATA_ALT_OFFSET      0x0100
352
353 /*-----------------------------------------------------------------------
354  *
355  *-----------------------------------------------------------------------
356  *
357  */
358 /*#define       CFG_DER 0x2002000F*/
359 #define CFG_DER 0
360
361 /*
362  * Init Memory Controller:
363  *
364  * BR0/1 (FLASH)
365  */
366
367 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
368
369 /* used to re-map FLASH both when starting from SRAM or FLASH:
370  * restrict access enough to keep SRAM working (if any)
371  * but not too much to meddle with FLASH accesses
372  */
373 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
374 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
375
376 /*
377  * FLASH timing:
378  */
379 /* 66 MHz CPU - 66 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 3, EHTR = 1 */
380 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
381                                  OR_SCY_3_CLK | OR_EHTR | OR_BI)
382
383 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
384 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
385 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
386
387 /*
388  * BR2/3 and OR2/3 (SDRAM)
389  *
390  */
391 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
392 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
393 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
394
395 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
396 #define CFG_OR_TIMING_SDRAM     0x00000A00
397
398 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
399 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
400
401 #ifndef CONFIG_CAN_DRIVER
402 #define CFG_OR3_PRELIM  CFG_OR2_PRELIM
403 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
404 #else   /* CAN uses CS3#, so we can have only one SDRAM bank anyway */
405 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
406 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
407 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
408 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
409                                         BR_PS_8 | BR_MS_UPMB | BR_V )
410 #endif  /* CONFIG_CAN_DRIVER */
411
412 /*
413  * Memory Periodic Timer Prescaler
414  *
415  * The Divider for PTA (refresh timer) configuration is based on an
416  * example SDRAM configuration (64 MBit, one bank). The adjustment to
417  * the number of chip selects (NCS) and the actually needed refresh
418  * rate is done by setting MPTPR.
419  *
420  * PTA is calculated from
421  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
422  *
423  *      gclk      CPU clock (not bus clock!)
424  *      Trefresh  Refresh cycle * 4 (four word bursts used)
425  *
426  * 4096  Rows from SDRAM example configuration
427  * 1000  factor s -> ms
428  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
429  *    4  Number of refresh cycles per period
430  *   64  Refresh cycle in ms per number of rows
431  * --------------------------------------------
432  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
433  *
434  * 50 MHz => 50.000.000 / Divider =  98
435  * 66 Mhz => 66.000.000 / Divider = 129
436  * 80 Mhz => 80.000.000 / Divider = 156
437  */
438 #define CFG_MAMR_PTA            129
439
440 /*
441  * For 16 MBit, refresh rates could be 31.3 us
442  * (= 64 ms / 2K = 125 / quad bursts).
443  * For a simpler initialization, 15.6 us is used instead.
444  *
445  * #define CFG_MPTPR_2BK_2K     MPTPR_PTP_DIV32         for 2 banks
446  * #define CFG_MPTPR_1BK_2K     MPTPR_PTP_DIV64         for 1 bank
447  */
448 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
449 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
450
451 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
452 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
453 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
454
455 /*
456  * MAMR settings for SDRAM
457  */
458
459 /* 8 column SDRAM */
460 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
461                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
462                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
463 /* 9 column SDRAM */
464 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
465                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
466                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
467
468
469 /*
470  * Internal Definitions
471  *
472  * Boot Flags
473  */
474 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
475 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
476
477 #endif  /* __CONFIG_H */