include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2003-2005
   3  * Wolfgang Denk, DENX Software Engineering, <wd@denx.de>
   4  *
   5  * (C) Copyright 2003
   6  * DAVE Srl
   7  *
   8  * http://www.dave-tech.it
   9  * http://www.wawnet.biz
  10  * mailto:info@wawnet.biz
  11  *
  12  * Credits: Stefan Roese, Wolfgang Denk
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 /*
  31  * board/config.h - configuration options, board specific
  32  */
  33
  34 #ifndef __CONFIG_H
  35 #define __CONFIG_H
  36
  37 #define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
  38 #define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
  39 #define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
  40 #ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
  41 #define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
  42 #endif
  43
  44
  45 /* Only one of the following two symbols must be defined (default is 25 MHz)
  46  * CONFIG_PPCHAMELEON_CLK_25
  47  * CONFIG_PPCHAMELEON_CLK_33
  48  */
  49 #if (!defined(CONFIG_PPCHAMELEON_CLK_25) && !defined(CONFIG_PPCHAMELEON_CLK_33))
  50 #define CONFIG_PPCHAMELEON_CLK_25
  51 #endif
  52
  53 #if (defined(CONFIG_PPCHAMELEON_CLK_25) && defined(CONFIG_PPCHAMELEON_CLK_33))
  54 #error "* Two external frequencies (SysClk) are defined! *"
  55 #endif
  56
  57 #undef  CONFIG_PPCHAMELEON_SMI712
  58
  59 /*
  60  * Debug stuff
  61  */
  62 #undef  __DEBUG_START_FROM_SRAM__
  63 #define __DISABLE_MACHINE_EXCEPTION__
  64
  65 #ifdef __DEBUG_START_FROM_SRAM__
  66 #define CONFIG_SYS_DUMMY_FLASH_SIZE             1024*1024*4
  67 #endif
  68
  69 /*
  70  * High Level Configuration Options
  71  * (easy to change)
  72  */
  73
  74 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  75 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  76 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board */
  77
  78 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  79 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  80
  81
  82 #ifdef CONFIG_PPCHAMELEON_CLK_25
  83 # define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
  84 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
  85 # define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
  86 #else
  87 # error "* External frequency (SysClk) not defined! *"
  88 #endif
  89
  90 #define CONFIG_BAUDRATE         115200
  91 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  92
  93 #undef  CONFIG_BOOTARGS
  94
  95 /* Ethernet stuff */
  96 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  97 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
  98 #define CONFIG_HAS_ETH1
  99 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
 100
 101 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 102 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 103
 104 #undef CONFIG_EXT_PHY
 105 #define CONFIG_NET_MULTI        1
 106
 107 #define CONFIG_MII              1       /* MII PHY management           */
 108 #ifndef  CONFIG_EXT_PHY
 109 #define CONFIG_PHY_ADDR         1       /* EMAC0 PHY address            */
 110 #define CONFIG_PHY1_ADDR        2       /* EMAC1 PHY address            */
 111 #else
 112 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
 113 #endif
 114 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
 115
 116
 117 /*
 118  * BOOTP options
 119  */
 120 #define CONFIG_BOOTP_BOOTFILESIZE
 121 #define CONFIG_BOOTP_BOOTPATH
 122 #define CONFIG_BOOTP_GATEWAY
 123 #define CONFIG_BOOTP_HOSTNAME
 124
 125
 126 /*
 127  * Command line configuration.
 128  */
 129 #include <config_cmd_default.h>
 130
 131 #define CONFIG_CMD_DATE
 132 #define CONFIG_CMD_DHCP
 133 #define CONFIG_CMD_ELF
 134 #define CONFIG_CMD_EEPROM
 135 #define CONFIG_CMD_I2C
 136 #define CONFIG_CMD_IRQ
 137 #define CONFIG_CMD_JFFS2
 138 #define CONFIG_CMD_MII
 139 #define CONFIG_CMD_NAND
 140 #define CONFIG_CMD_NFS
 141 #define CONFIG_CMD_PCI
 142 #define CONFIG_CMD_SNTP
 143
 144
 145 #define CONFIG_MAC_PARTITION
 146 #define CONFIG_DOS_PARTITION
 147
 148 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 149
 150 #define CONFIG_RTC_M41T11       1       /* uses a M41T00 RTC            */
 151 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 152 #define CONFIG_SYS_M41T11_BASE_YEAR     1900
 153
 154 /*
 155  * SDRAM configuration (please see cpu/ppc/sdram.[ch])
 156  */
 157 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 158
 159 /* SDRAM timings used in datasheet */
 160 #define CONFIG_SYS_SDRAM_CL            2
 161 #define CONFIG_SYS_SDRAM_tRP           20
 162 #define CONFIG_SYS_SDRAM_tRC           65
 163 #define CONFIG_SYS_SDRAM_tRCD          20
 164 #undef  CONFIG_SYS_SDRAM_tRFC
 165
 166 /*
 167  * Miscellaneous configurable options
 168  */
 169 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 170 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
 171
 172 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 173 #ifdef  CONFIG_SYS_HUSH_PARSER
 174 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 175 #endif
 176
 177 #if defined(CONFIG_CMD_KGDB)
 178 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 179 #else
 180 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 181 #endif
 182 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 183 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 184 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 185
 186 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 187
 188 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 189
 190 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 191 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 192
 193 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK             /* no external serial clock used */
 194 #define CONFIG_SYS_IGNORE_405_UART_ERRATA_59    /* ignore ppc405gp errata #59   */
 195 #define CONFIG_SYS_BASE_BAUD            691200
 196
 197 /* The following table includes the supported baudrates */
 198 #define CONFIG_SYS_BAUDRATE_TABLE       \
 199         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 200          57600, 115200, 230400, 460800, 921600 }
 201
 202 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 203 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 204
 205 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 206
 207 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 208
 209 /*-----------------------------------------------------------------------
 210  * NAND-FLASH stuff
 211  *-----------------------------------------------------------------------
 212  */
 213 /*
 214  * nand device 1 on dave (PPChameleonEVB) needs more time,
 215  * so we just introduce additional wait in nand_wait(),
 216  * effectively for both devices.
 217  */
 218 #define PPCHAMELON_NAND_TIMER_HACK
 219
 220 #define CONFIG_SYS_NAND0_BASE 0xFF400000
 221 #define CONFIG_SYS_NAND1_BASE 0xFF000000
 222 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND0_BASE, CONFIG_SYS_NAND1_BASE }
 223 #define NAND_BIG_DELAY_US       25
 224 #define CONFIG_SYS_MAX_NAND_DEVICE      2       /* Max number of NAND devices */
 225
 226 #define NAND_MAX_CHIPS 1
 227
 228 #define CONFIG_SYS_NAND0_CE  (0x80000000 >> 1)   /* our CE is GPIO1 */
 229 #define CONFIG_SYS_NAND0_RDY (0x80000000 >> 4)   /* our RDY is GPIO4 */
 230 #define CONFIG_SYS_NAND0_CLE (0x80000000 >> 2)   /* our CLE is GPIO2 */
 231 #define CONFIG_SYS_NAND0_ALE (0x80000000 >> 3)   /* our ALE is GPIO3 */
 232
 233 #define CONFIG_SYS_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 234 #define CONFIG_SYS_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 235 #define CONFIG_SYS_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 236 #define CONFIG_SYS_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 237
 238 #define MACRO_NAND_DISABLE_CE(nandptr) do \
 239 { \
 240         switch((unsigned long)nandptr) \
 241         { \
 242             case CONFIG_SYS_NAND0_BASE: \
 243                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CE); \
 244                 break; \
 245             case CONFIG_SYS_NAND1_BASE: \
 246                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CE); \
 247                 break; \
 248         } \
 249 } while(0)
 250
 251 #define MACRO_NAND_ENABLE_CE(nandptr) do \
 252 { \
 253         switch((unsigned long)nandptr) \
 254         { \
 255             case CONFIG_SYS_NAND0_BASE: \
 256                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CE); \
 257                 break; \
 258             case CONFIG_SYS_NAND1_BASE: \
 259                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CE); \
 260                 break; \
 261         } \
 262 } while(0)
 263
 264 #define MACRO_NAND_CTL_CLRALE(nandptr) do \
 265 { \
 266         switch((unsigned long)nandptr) \
 267         { \
 268             case CONFIG_SYS_NAND0_BASE: \
 269                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_ALE); \
 270                 break; \
 271             case CONFIG_SYS_NAND1_BASE: \
 272                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_ALE); \
 273                 break; \
 274         } \
 275 } while(0)
 276
 277 #define MACRO_NAND_CTL_SETALE(nandptr) do \
 278 { \
 279         switch((unsigned long)nandptr) \
 280         { \
 281             case CONFIG_SYS_NAND0_BASE: \
 282                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_ALE); \
 283                 break; \
 284             case CONFIG_SYS_NAND1_BASE: \
 285                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_ALE); \
 286                 break; \
 287         } \
 288 } while(0)
 289
 290 #define MACRO_NAND_CTL_CLRCLE(nandptr) do \
 291 { \
 292         switch((unsigned long)nandptr) \
 293         { \
 294             case CONFIG_SYS_NAND0_BASE: \
 295                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CLE); \
 296                 break; \
 297             case CONFIG_SYS_NAND1_BASE: \
 298                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CLE); \
 299                 break; \
 300         } \
 301 } while(0)
 302
 303 #define MACRO_NAND_CTL_SETCLE(nandptr) do { \
 304         switch((unsigned long)nandptr) { \
 305         case CONFIG_SYS_NAND0_BASE: \
 306                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CLE); \
 307                 break; \
 308         case CONFIG_SYS_NAND1_BASE: \
 309                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CLE); \
 310                 break; \
 311         } \
 312 } while(0)
 313
 314 #if 0
 315 #define SECTORSIZE 512
 316 #define NAND_NO_RB
 317
 318 #define ADDR_COLUMN 1
 319 #define ADDR_PAGE 2
 320 #define ADDR_COLUMN_PAGE 3
 321
 322 #define NAND_ChipID_UNKNOWN     0x00
 323 #define NAND_MAX_FLOORS 1
 324
 325 #ifdef NAND_NO_RB
 326 /* constant delay (see also tR in the datasheet) */
 327 #define NAND_WAIT_READY(nand) do { \
 328         udelay(12); \
 329 } while (0)
 330 #else
 331 /* use the R/B pin */
 332 /* TBD */
 333 #endif
 334
 335 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 336 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 337 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 338 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 339 #endif
 340 /*-----------------------------------------------------------------------
 341  * PCI stuff
 342  *-----------------------------------------------------------------------
 343  */
 344 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 345 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 346 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 347
 348 #define CONFIG_PCI                      /* include pci support          */
 349 #define CONFIG_PCI_HOST PCI_HOST_FORCE   /* select pci host function     */
 350 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 351                                         /* resource configuration       */
 352
 353 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 354
 355 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1014   /* PCI Vendor ID: IBM   */
 356 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0000   /* PCI Device ID: ---   */
 357 #define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
 358
 359 #define CONFIG_SYS_PCI_PTM1LA   0x00000000      /* point to sdram               */
 360 #define CONFIG_SYS_PCI_PTM1MS   0xfc000001      /* 64MB, enable hard-wired to 1 */
 361 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
 362 #define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
 363 #define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
 364 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000       /* Host: use this pci address   */
 365
 366 /*-----------------------------------------------------------------------
 367  * Start addresses for the final memory configuration
 368  * (Set up by the startup code)
 369  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 370  */
 371 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 372
 373 /* Reserve 256 kB for Monitor   */
 374 /*
 375 #define CONFIG_SYS_FLASH_BASE           0xFFFC0000
 376 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 377 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)
 378 */
 379
 380 /* Reserve 320 kB for Monitor   */
 381 #define CONFIG_SYS_FLASH_BASE           0xFFFB0000
 382 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 383 #define CONFIG_SYS_MONITOR_LEN          (320 * 1024)
 384
 385 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
 386
 387 /*
 388  * For booting Linux, the board info and command line data
 389  * have to be in the first 8 MB of memory, since this is
 390  * the maximum mapped by the Linux kernel during initialization.
 391  */
 392 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 393 /*-----------------------------------------------------------------------
 394  * FLASH organization
 395  */
 396 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 397 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 398
 399 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 400 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 401
 402 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 403 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 404 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 405 /*
 406  * The following defines are added for buggy IOP480 byte interface.
 407  * All other boards should use the standard values (CPCI405 etc.)
 408  */
 409 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 410 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 411 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 412
 413 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 414
 415 /*-----------------------------------------------------------------------
 416  * Environment Variable setup
 417  */
 418 #ifdef ENVIRONMENT_IN_EEPROM
 419
 420 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
 421 #define CONFIG_ENV_OFFSET               0x100   /* environment starts at the beginning of the EEPROM */
 422 #define CONFIG_ENV_SIZE         0x700   /* 2048-256 bytes may be used for env vars (total size of a CAT24WC16 is 2048 bytes)*/
 423
 424 #else   /* DEFAULT: environment in flash, using redundand flash sectors */
 425
 426 #define CONFIG_ENV_IS_IN_FLASH  1       /* use FLASH for environment vars */
 427 #define CONFIG_ENV_ADDR         0xFFFF8000      /* environment starts at the first small sector */
 428 #define CONFIG_ENV_SECT_SIZE    0x2000  /* 8196 bytes may be used for env vars*/
 429 #define CONFIG_ENV_ADDR_REDUND  0xFFFFA000
 430 #define CONFIG_ENV_SIZE_REDUND  0x2000
 431
 432 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 433
 434 #endif  /* ENVIRONMENT_IN_EEPROM */
 435
 436
 437 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xF0000500              /* NVRAM base address   */
 438 #define CONFIG_SYS_NVRAM_SIZE           242                     /* NVRAM size           */
 439
 440 /*-----------------------------------------------------------------------
 441  * I2C EEPROM (CAT24WC16) for environment
 442  */
 443 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 444 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 445 #define CONFIG_SYS_I2C_SLAVE            0x7F
 446
 447 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 448 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 449 /* mask of address bits that overflow into the "EEPROM chip address"    */
 450 /*#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW   0x07*/
 451 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 452                                         /* 16 byte page write mode using*/
 453                                         /* last 4 bits of the address   */
 454 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 455
 456 /*
 457  * Init Memory Controller:
 458  *
 459  * BR0/1 and OR0/1 (FLASH)
 460  */
 461
 462 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 463
 464 /*-----------------------------------------------------------------------
 465  * External Bus Controller (EBC) Setup
 466  */
 467
 468 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 469 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 470 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 471
 472 /* Memory Bank 1 (External SRAM) initialization                                 */
 473 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 474 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 475 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 476
 477 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 478 #define CONFIG_SYS_EBC_PB2AP            0x92015480
 479 #define CONFIG_SYS_EBC_PB2CR            0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 480
 481 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 482 #define CONFIG_SYS_EBC_PB3AP            0x92015480
 483 #define CONFIG_SYS_EBC_PB3CR            0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 484
 485 #ifdef CONFIG_PPCHAMELEON_SMI712
 486 /*
 487  * Video console (graphic: SMI LynxEM)
 488  */
 489 #define CONFIG_VIDEO
 490 #define CONFIG_CFB_CONSOLE
 491 #define CONFIG_VIDEO_SMI_LYNXEM
 492 #define CONFIG_VIDEO_LOGO
 493 /*#define CONFIG_VIDEO_BMP_LOGO*/
 494 #define CONFIG_CONSOLE_EXTRA_INFO
 495 #define CONFIG_VGA_AS_SINGLE_DEVICE
 496 /* This is the base address (on 405EP-side) used to generate I/O accesses on PCI bus */
 497 #define CONFIG_SYS_ISA_IO 0xE8000000
 498 /* see also drivers/video/videomodes.c */
 499 #define CONFIG_SYS_DEFAULT_VIDEO_MODE 0x303
 500 #endif
 501
 502 /*-----------------------------------------------------------------------
 503  * FPGA stuff
 504  */
 505 /* FPGA internal regs */
 506 #define CONFIG_SYS_FPGA_MODE            0x00
 507 #define CONFIG_SYS_FPGA_STATUS          0x02
 508 #define CONFIG_SYS_FPGA_TS              0x04
 509 #define CONFIG_SYS_FPGA_TS_LOW          0x06
 510 #define CONFIG_SYS_FPGA_TS_CAP0 0x10
 511 #define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
 512 #define CONFIG_SYS_FPGA_TS_CAP1 0x14
 513 #define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
 514 #define CONFIG_SYS_FPGA_TS_CAP2 0x18
 515 #define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
 516 #define CONFIG_SYS_FPGA_TS_CAP3 0x1c
 517 #define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
 518
 519 /* FPGA Mode Reg */
 520 #define CONFIG_SYS_FPGA_MODE_CF_RESET   0x0001
 521 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 522 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 523 #define CONFIG_SYS_FPGA_MODE_TS_CLEAR   0x2000
 524
 525 /* FPGA Status Reg */
 526 #define CONFIG_SYS_FPGA_STATUS_DIP0     0x0001
 527 #define CONFIG_SYS_FPGA_STATUS_DIP1     0x0002
 528 #define CONFIG_SYS_FPGA_STATUS_DIP2     0x0004
 529 #define CONFIG_SYS_FPGA_STATUS_FLASH    0x0008
 530 #define CONFIG_SYS_FPGA_STATUS_TS_IRQ   0x1000
 531
 532 #define CONFIG_SYS_FPGA_SPARTAN2        1               /* using Xilinx Spartan 2 now    */
 533 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024        /* 128kByte is enough for XC2S50E*/
 534
 535 /* FPGA program pin configuration */
 536 #define CONFIG_SYS_FPGA_PRG             0x04000000      /* FPGA program pin (ppc output) */
 537 #define CONFIG_SYS_FPGA_CLK             0x02000000      /* FPGA clk pin (ppc output)     */
 538 #define CONFIG_SYS_FPGA_DATA            0x01000000      /* FPGA data pin (ppc output)    */
 539 #define CONFIG_SYS_FPGA_INIT            0x00010000      /* FPGA init pin (ppc input)     */
 540 #define CONFIG_SYS_FPGA_DONE            0x00008000      /* FPGA done pin (ppc input)     */
 541
 542 /*-----------------------------------------------------------------------
 543  * Definitions for initial stack pointer and data area (in data cache)
 544  */
 545 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 546 #define CONFIG_SYS_TEMP_STACK_OCM       1
 547
 548 /* On Chip Memory location */
 549 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 550 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 551 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 552 #define CONFIG_SYS_INIT_RAM_END CONFIG_SYS_OCM_DATA_SIZE /* End of used area in RAM     */
 553
 554 #define CONFIG_SYS_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 555 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 556 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 557
 558 /*-----------------------------------------------------------------------
 559  * Definitions for GPIO setup (PPC405EP specific)
 560  *
 561  * GPIO0[0]     - External Bus Controller BLAST output
 562  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 563  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 564  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 565  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 566  * GPIO0[24-27] - UART0 control signal inputs/outputs
 567  * GPIO0[28-29] - UART1 data signal input/output
 568  * GPIO0[30]    - EMAC0 input
 569  * GPIO0[31]    - EMAC1 reject packet as output
 570  */
 571 #define CONFIG_SYS_GPIO0_OSRH           0x40000550
 572 #define CONFIG_SYS_GPIO0_OSRL           0x00000110
 573 #define CONFIG_SYS_GPIO0_ISR1H          0x00000000
 574 /*#define CONFIG_SYS_GPIO0_ISR1L        0x15555445*/
 575 #define CONFIG_SYS_GPIO0_ISR1L          0x15555444
 576 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
 577 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
 578 #define CONFIG_SYS_GPIO0_TCR            0xF7FF8014
 579
 580 /*
 581  * Internal Definitions
 582  *
 583  * Boot Flags
 584  */
 585 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 586 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 587
 588
 589 #define CONFIG_NO_SERIAL_EEPROM
 590
 591 /*--------------------------------------------------------------------*/
 592
 593 #ifdef CONFIG_NO_SERIAL_EEPROM
 594
 595 /*
 596 !-----------------------------------------------------------------------
 597 ! Defines for entry options.
 598 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 599 !       are plugged in the board will be utilized as non-ECC DIMMs.
 600 !-----------------------------------------------------------------------
 601 */
 602 #undef          AUTO_MEMORY_CONFIG
 603 #define         DIMM_READ_ADDR 0xAB
 604 #define         DIMM_WRITE_ADDR 0xAA
 605
 606 #define CPC0_PLLMR0  (CNTRL_DCR_BASE+0x0)  /* PLL mode 0 register               */
 607 #define CPC0_BOOT    (CNTRL_DCR_BASE+0x1)  /* Chip Clock Status register        */
 608 #define CPC0_CR1     (CNTRL_DCR_BASE+0x2)  /* Chip Control 1 register           */
 609 #define CPC0_EPRCSR  (CNTRL_DCR_BASE+0x3)  /* EMAC PHY Rcv Clk Src register     */
 610 #define CPC0_PLLMR1  (CNTRL_DCR_BASE+0x4)  /* PLL mode 1 register               */
 611 #define CPC0_UCR     (CNTRL_DCR_BASE+0x5)  /* UART Control register             */
 612 #define CPC0_SRR     (CNTRL_DCR_BASE+0x6)  /* Soft Reset register               */
 613 #define CPC0_JTAGID  (CNTRL_DCR_BASE+0x7)  /* JTAG ID register                  */
 614 #define CPC0_SPARE   (CNTRL_DCR_BASE+0x8)  /* Spare DCR                         */
 615 #define CPC0_PCI     (CNTRL_DCR_BASE+0x9)  /* PCI Control register              */
 616
 617 /* Defines for CPC0_PLLMR1 Register fields */
 618 #define PLL_ACTIVE              0x80000000
 619 #define CPC0_PLLMR1_SSCS        0x80000000
 620 #define PLL_RESET               0x40000000
 621 #define CPC0_PLLMR1_PLLR        0x40000000
 622     /* Feedback multiplier */
 623 #define PLL_FBKDIV              0x00F00000
 624 #define CPC0_PLLMR1_FBDV        0x00F00000
 625 #define PLL_FBKDIV_16           0x00000000
 626 #define PLL_FBKDIV_1            0x00100000
 627 #define PLL_FBKDIV_2            0x00200000
 628 #define PLL_FBKDIV_3            0x00300000
 629 #define PLL_FBKDIV_4            0x00400000
 630 #define PLL_FBKDIV_5            0x00500000
 631 #define PLL_FBKDIV_6            0x00600000
 632 #define PLL_FBKDIV_7            0x00700000
 633 #define PLL_FBKDIV_8            0x00800000
 634 #define PLL_FBKDIV_9            0x00900000
 635 #define PLL_FBKDIV_10           0x00A00000
 636 #define PLL_FBKDIV_11           0x00B00000
 637 #define PLL_FBKDIV_12           0x00C00000
 638 #define PLL_FBKDIV_13           0x00D00000
 639 #define PLL_FBKDIV_14           0x00E00000
 640 #define PLL_FBKDIV_15           0x00F00000
 641     /* Forward A divisor */
 642 #define PLL_FWDDIVA             0x00070000
 643 #define CPC0_PLLMR1_FWDVA       0x00070000
 644 #define PLL_FWDDIVA_8           0x00000000
 645 #define PLL_FWDDIVA_7           0x00010000
 646 #define PLL_FWDDIVA_6           0x00020000
 647 #define PLL_FWDDIVA_5           0x00030000
 648 #define PLL_FWDDIVA_4           0x00040000
 649 #define PLL_FWDDIVA_3           0x00050000
 650 #define PLL_FWDDIVA_2           0x00060000
 651 #define PLL_FWDDIVA_1           0x00070000
 652     /* Forward B divisor */
 653 #define PLL_FWDDIVB             0x00007000
 654 #define CPC0_PLLMR1_FWDVB       0x00007000
 655 #define PLL_FWDDIVB_8           0x00000000
 656 #define PLL_FWDDIVB_7           0x00001000
 657 #define PLL_FWDDIVB_6           0x00002000
 658 #define PLL_FWDDIVB_5           0x00003000
 659 #define PLL_FWDDIVB_4           0x00004000
 660 #define PLL_FWDDIVB_3           0x00005000
 661 #define PLL_FWDDIVB_2           0x00006000
 662 #define PLL_FWDDIVB_1           0x00007000
 663     /* PLL tune bits */
 664 #define PLL_TUNE_MASK           0x000003FF
 665 #define PLL_TUNE_2_M_3          0x00000133      /*  2 <= M <= 3                 */
 666 #define PLL_TUNE_4_M_6          0x00000134      /*  3 <  M <= 6                 */
 667 #define PLL_TUNE_7_M_10         0x00000138      /*  6 <  M <= 10                */
 668 #define PLL_TUNE_11_M_14        0x0000013C      /* 10 <  M <= 14                */
 669 #define PLL_TUNE_15_M_40        0x0000023E      /* 14 <  M <= 40                */
 670 #define PLL_TUNE_VCO_LOW        0x00000000      /* 500MHz <= VCO <=  800MHz     */
 671 #define PLL_TUNE_VCO_HI         0x00000080      /* 800MHz <  VCO <= 1000MHz     */
 672
 673 /* Defines for CPC0_PLLMR0 Register fields */
 674     /* CPU divisor */
 675 #define PLL_CPUDIV              0x00300000
 676 #define CPC0_PLLMR0_CCDV        0x00300000
 677 #define PLL_CPUDIV_1            0x00000000
 678 #define PLL_CPUDIV_2            0x00100000
 679 #define PLL_CPUDIV_3            0x00200000
 680 #define PLL_CPUDIV_4            0x00300000
 681     /* PLB divisor */
 682 #define PLL_PLBDIV              0x00030000
 683 #define CPC0_PLLMR0_CBDV        0x00030000
 684 #define PLL_PLBDIV_1            0x00000000
 685 #define PLL_PLBDIV_2            0x00010000
 686 #define PLL_PLBDIV_3            0x00020000
 687 #define PLL_PLBDIV_4            0x00030000
 688     /* OPB divisor */
 689 #define PLL_OPBDIV              0x00003000
 690 #define CPC0_PLLMR0_OPDV        0x00003000
 691 #define PLL_OPBDIV_1            0x00000000
 692 #define PLL_OPBDIV_2            0x00001000
 693 #define PLL_OPBDIV_3            0x00002000
 694 #define PLL_OPBDIV_4            0x00003000
 695     /* EBC divisor */
 696 #define PLL_EXTBUSDIV           0x00000300
 697 #define CPC0_PLLMR0_EPDV        0x00000300
 698 #define PLL_EXTBUSDIV_2         0x00000000
 699 #define PLL_EXTBUSDIV_3         0x00000100
 700 #define PLL_EXTBUSDIV_4         0x00000200
 701 #define PLL_EXTBUSDIV_5         0x00000300
 702     /* MAL divisor */
 703 #define PLL_MALDIV              0x00000030
 704 #define CPC0_PLLMR0_MPDV        0x00000030
 705 #define PLL_MALDIV_1            0x00000000
 706 #define PLL_MALDIV_2            0x00000010
 707 #define PLL_MALDIV_3            0x00000020
 708 #define PLL_MALDIV_4            0x00000030
 709     /* PCI divisor */
 710 #define PLL_PCIDIV              0x00000003
 711 #define CPC0_PLLMR0_PPFD        0x00000003
 712 #define PLL_PCIDIV_1            0x00000000
 713 #define PLL_PCIDIV_2            0x00000001
 714 #define PLL_PCIDIV_3            0x00000002
 715 #define PLL_PCIDIV_4            0x00000003
 716
 717 #ifdef CONFIG_PPCHAMELEON_CLK_25
 718 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 25.0 MHz input clock to the 405EP) */
 719 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 720                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 721                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 722 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_8  |  \
 723                               PLL_FWDDIVA_6 | PLL_FWDDIVB_4 |  \
 724                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 725
 726 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 727                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 728                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 729 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_8  |  \
 730                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 731                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 732
 733 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 734                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 735                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 736 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 737                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 738                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 739
 740 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 741                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 742                               PLL_MALDIV_1 | PLL_PCIDIV_2)
 743 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 744                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 745                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 746
 747 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
 748
 749 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
 750 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 751                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 752                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 753 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_4  |  \
 754                                   PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 755                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 756
 757 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 758                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 759                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 760 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 761                                   PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 762                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 763
 764 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 765                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 766                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 767 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 768                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 769                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 770
 771 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 772                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 773                                   PLL_MALDIV_1 | PLL_PCIDIV_2)
 774 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 775                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 776                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 777
 778 #else
 779 #error "* External frequency (SysClk) not defined! *"
 780 #endif
 781
 782 #if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 783 /* Model HI */
 784 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_333_111_37_55_55
 785 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_333_111_37_55_55
 786 #define CONFIG_SYS_OPB_FREQ     55555555
 787 /* Model ME */
 788 #elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
 789 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_266_133_33_66_33
 790 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_266_133_33_66_33
 791 #define CONFIG_SYS_OPB_FREQ     66666666
 792 #else
 793 /* Model BA (default) */
 794 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_133_133_33_66_33
 795 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_133_133_33_66_33
 796 #define CONFIG_SYS_OPB_FREQ     66666666
 797 #endif
 798
 799 #endif /* CONFIG_NO_SERIAL_EEPROM */
 800
 801 #define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
 802 #define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
 803
 804 /*
 805  * JFFS2 partitions
 806  */
 807
 808 /* No command line, one static partition */
 809 #undef CONFIG_JFFS2_CMDLINE
 810 #define CONFIG_JFFS2_DEV                "nand0"
 811 #define CONFIG_JFFS2_PART_SIZE          0x00400000
 812 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 813
 814 /* mtdparts command line support */
 815 /*
 816 #define CONFIG_JFFS2_CMDLINE
 817 #define MTDIDS_DEFAULT          "nor0=PPChameleon-0,nand0=ppchameleonevb-nand"
 818 */
 819
 820 /* 256 kB U-boot image */
 821 /*
 822 #define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 823                                         "1792k(user),256k(u-boot);" \
 824                                 "ppchameleonevb-nand:-(nand)"
 825 */
 826
 827 /* 320 kB U-boot image */
 828 /*
 829 #define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 830                                         "1728k(user),320k(u-boot);" \
 831                                 "ppchameleonevb-nand:-(nand)"
 832 */
 833
 834 #endif  /* __CONFIG_H */