include/configs/PPChameleonEVB.h

   1 /*
   2  * (C) Copyright 2003-2005
   3  * Wolfgang Denk, DENX Software Engineering, <wd@denx.de>
   4  *
   5  * (C) Copyright 2003
   6  * DAVE Srl
   7  *
   8  * http://www.dave-tech.it
   9  * http://www.wawnet.biz
  10  * mailto:info@wawnet.biz
  11  *
  12  * Credits: Stefan Roese, Wolfgang Denk
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 /*
  31  * board/config.h - configuration options, board specific
  32  */
  33
  34 #ifndef __CONFIG_H
  35 #define __CONFIG_H
  36
  37 #define CONFIG_PPCHAMELEON_MODULE_BA    0       /* Basic    Model */
  38 #define CONFIG_PPCHAMELEON_MODULE_ME    1       /* Medium   Model */
  39 #define CONFIG_PPCHAMELEON_MODULE_HI    2       /* High-End Model */
  40 #ifndef CONFIG_PPCHAMELEON_MODULE_MODEL
  41 #define CONFIG_PPCHAMELEON_MODULE_MODEL CONFIG_PPCHAMELEON_MODULE_BA
  42 #endif
  43
  44
  45 /* Only one of the following two symbols must be defined (default is 25 MHz)
  46  * CONFIG_PPCHAMELEON_CLK_25
  47  * CONFIG_PPCHAMELEON_CLK_33
  48  */
  49 #if (!defined(CONFIG_PPCHAMELEON_CLK_25) && !defined(CONFIG_PPCHAMELEON_CLK_33))
  50 #define CONFIG_PPCHAMELEON_CLK_25
  51 #endif
  52
  53 #if (defined(CONFIG_PPCHAMELEON_CLK_25) && defined(CONFIG_PPCHAMELEON_CLK_33))
  54 #error "* Two external frequencies (SysClk) are defined! *"
  55 #endif
  56
  57 #undef  CONFIG_PPCHAMELEON_SMI712
  58
  59 /*
  60  * Debug stuff
  61  */
  62 #undef  __DEBUG_START_FROM_SRAM__
  63 #define __DISABLE_MACHINE_EXCEPTION__
  64
  65 #ifdef __DEBUG_START_FROM_SRAM__
  66 #define CONFIG_SYS_DUMMY_FLASH_SIZE             1024*1024*4
  67 #endif
  68
  69 /*
  70  * High Level Configuration Options
  71  * (easy to change)
  72  */
  73
  74 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  75 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  76 #define CONFIG_PPCHAMELEONEVB   1       /* ...on a PPChameleonEVB board */
  77
  78 #define CONFIG_SYS_TEXT_BASE    0xFFFB0000      /* Reserve 320 kB for Monitor */
  79
  80 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  81 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  82
  83
  84 #ifdef CONFIG_PPCHAMELEON_CLK_25
  85 # define CONFIG_SYS_CLK_FREQ    25000000 /* external frequency to pll   */
  86 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
  87 # define CONFIG_SYS_CLK_FREQ    33333333 /* external frequency to pll   */
  88 #else
  89 # error "* External frequency (SysClk) not defined! *"
  90 #endif
  91
  92 #define CONFIG_BAUDRATE         115200
  93 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  94
  95 #undef  CONFIG_BOOTARGS
  96
  97 /* Ethernet stuff */
  98 #define CONFIG_ENV_OVERWRITE /* Let the user to change the Ethernet MAC addresses */
  99 #define CONFIG_ETHADDR  00:50:c2:1e:af:fe
 100 #define CONFIG_HAS_ETH1
 101 #define CONFIG_ETH1ADDR 00:50:c2:1e:af:fd
 102
 103 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 104 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
 105
 106 #undef CONFIG_EXT_PHY
 107 #define CONFIG_NET_MULTI        1
 108
 109 #define CONFIG_PPC4xx_EMAC
 110 #define CONFIG_MII              1       /* MII PHY management           */
 111 #ifndef  CONFIG_EXT_PHY
 112 #define CONFIG_PHY_ADDR         1       /* EMAC0 PHY address            */
 113 #define CONFIG_PHY1_ADDR        2       /* EMAC1 PHY address            */
 114 #else
 115 #define CONFIG_PHY_ADDR         2       /* PHY address                  */
 116 #endif
 117 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ
 118
 119
 120 /*
 121  * BOOTP options
 122  */
 123 #define CONFIG_BOOTP_BOOTFILESIZE
 124 #define CONFIG_BOOTP_BOOTPATH
 125 #define CONFIG_BOOTP_GATEWAY
 126 #define CONFIG_BOOTP_HOSTNAME
 127
 128
 129 /*
 130  * Command line configuration.
 131  */
 132 #include <config_cmd_default.h>
 133
 134 #define CONFIG_CMD_DATE
 135 #define CONFIG_CMD_DHCP
 136 #define CONFIG_CMD_ELF
 137 #define CONFIG_CMD_EEPROM
 138 #define CONFIG_CMD_I2C
 139 #define CONFIG_CMD_IRQ
 140 #define CONFIG_CMD_JFFS2
 141 #define CONFIG_CMD_MII
 142 #define CONFIG_CMD_NAND
 143 #define CONFIG_CMD_NFS
 144 #define CONFIG_CMD_PCI
 145 #define CONFIG_CMD_SNTP
 146
 147
 148 #define CONFIG_MAC_PARTITION
 149 #define CONFIG_DOS_PARTITION
 150
 151 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 152
 153 #define CONFIG_RTC_M41T11       1       /* uses a M41T00 RTC            */
 154 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 155 #define CONFIG_SYS_M41T11_BASE_YEAR     1900
 156
 157 /*
 158  * SDRAM configuration (please see cpu/ppc/sdram.[ch])
 159  */
 160 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 161
 162 /* SDRAM timings used in datasheet */
 163 #define CONFIG_SYS_SDRAM_CL            2
 164 #define CONFIG_SYS_SDRAM_tRP           20
 165 #define CONFIG_SYS_SDRAM_tRC           65
 166 #define CONFIG_SYS_SDRAM_tRCD          20
 167 #undef  CONFIG_SYS_SDRAM_tRFC
 168
 169 /*
 170  * Miscellaneous configurable options
 171  */
 172 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 173 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt       */
 174
 175 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 176 #ifdef  CONFIG_SYS_HUSH_PARSER
 177 #define CONFIG_SYS_PROMPT_HUSH_PS2      "> "
 178 #endif
 179
 180 #if defined(CONFIG_CMD_KGDB)
 181 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 182 #else
 183 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 184 #endif
 185 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 186 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 187 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 188
 189 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 190
 191 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 192
 193 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 194 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 195
 196 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
 197 #define CONFIG_SYS_NS16550
 198 #define CONFIG_SYS_NS16550_SERIAL
 199 #define CONFIG_SYS_NS16550_REG_SIZE     1
 200 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 201
 202 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK             /* no external serial clock used */
 203 #define CONFIG_SYS_BASE_BAUD            691200
 204
 205 /* The following table includes the supported baudrates */
 206 #define CONFIG_SYS_BAUDRATE_TABLE       \
 207         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 208          57600, 115200, 230400, 460800, 921600 }
 209
 210 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 211 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 212
 213 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 214
 215 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 216
 217 /*-----------------------------------------------------------------------
 218  * NAND-FLASH stuff
 219  *-----------------------------------------------------------------------
 220  */
 221
 222 /*
 223  * nand device 1 on dave (PPChameleonEVB) needs more time,
 224  * so we just introduce additional wait in nand_wait(),
 225  * effectively for both devices.
 226  */
 227 #define PPCHAMELON_NAND_TIMER_HACK
 228
 229 #define CONFIG_SYS_NAND0_BASE 0xFF400000
 230 #define CONFIG_SYS_NAND1_BASE 0xFF000000
 231 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND0_BASE, CONFIG_SYS_NAND1_BASE }
 232 #define NAND_BIG_DELAY_US       25
 233 #define CONFIG_SYS_MAX_NAND_DEVICE      2       /* Max number of NAND devices */
 234
 235 #define CONFIG_SYS_NAND0_CE  (0x80000000 >> 1)   /* our CE is GPIO1 */
 236 #define CONFIG_SYS_NAND0_RDY (0x80000000 >> 4)   /* our RDY is GPIO4 */
 237 #define CONFIG_SYS_NAND0_CLE (0x80000000 >> 2)   /* our CLE is GPIO2 */
 238 #define CONFIG_SYS_NAND0_ALE (0x80000000 >> 3)   /* our ALE is GPIO3 */
 239
 240 #define CONFIG_SYS_NAND1_CE  (0x80000000 >> 14)  /* our CE is GPIO14 */
 241 #define CONFIG_SYS_NAND1_RDY (0x80000000 >> 31)  /* our RDY is GPIO31 */
 242 #define CONFIG_SYS_NAND1_CLE (0x80000000 >> 15)  /* our CLE is GPIO15 */
 243 #define CONFIG_SYS_NAND1_ALE (0x80000000 >> 16)  /* our ALE is GPIO16 */
 244
 245 #define MACRO_NAND_DISABLE_CE(nandptr) do \
 246 { \
 247         switch((unsigned long)nandptr) \
 248         { \
 249             case CONFIG_SYS_NAND0_BASE: \
 250                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CE); \
 251                 break; \
 252             case CONFIG_SYS_NAND1_BASE: \
 253                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CE); \
 254                 break; \
 255         } \
 256 } while(0)
 257
 258 #define MACRO_NAND_ENABLE_CE(nandptr) do \
 259 { \
 260         switch((unsigned long)nandptr) \
 261         { \
 262             case CONFIG_SYS_NAND0_BASE: \
 263                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CE); \
 264                 break; \
 265             case CONFIG_SYS_NAND1_BASE: \
 266                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CE); \
 267                 break; \
 268         } \
 269 } while(0)
 270
 271 #define MACRO_NAND_CTL_CLRALE(nandptr) do \
 272 { \
 273         switch((unsigned long)nandptr) \
 274         { \
 275             case CONFIG_SYS_NAND0_BASE: \
 276                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_ALE); \
 277                 break; \
 278             case CONFIG_SYS_NAND1_BASE: \
 279                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_ALE); \
 280                 break; \
 281         } \
 282 } while(0)
 283
 284 #define MACRO_NAND_CTL_SETALE(nandptr) do \
 285 { \
 286         switch((unsigned long)nandptr) \
 287         { \
 288             case CONFIG_SYS_NAND0_BASE: \
 289                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_ALE); \
 290                 break; \
 291             case CONFIG_SYS_NAND1_BASE: \
 292                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_ALE); \
 293                 break; \
 294         } \
 295 } while(0)
 296
 297 #define MACRO_NAND_CTL_CLRCLE(nandptr) do \
 298 { \
 299         switch((unsigned long)nandptr) \
 300         { \
 301             case CONFIG_SYS_NAND0_BASE: \
 302                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND0_CLE); \
 303                 break; \
 304             case CONFIG_SYS_NAND1_BASE: \
 305                 out32(GPIO0_OR, in32(GPIO0_OR) & ~CONFIG_SYS_NAND1_CLE); \
 306                 break; \
 307         } \
 308 } while(0)
 309
 310 #define MACRO_NAND_CTL_SETCLE(nandptr) do { \
 311         switch((unsigned long)nandptr) { \
 312         case CONFIG_SYS_NAND0_BASE: \
 313                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND0_CLE); \
 314                 break; \
 315         case CONFIG_SYS_NAND1_BASE: \
 316                 out32(GPIO0_OR, in32(GPIO0_OR) | CONFIG_SYS_NAND1_CLE); \
 317                 break; \
 318         } \
 319 } while(0)
 320
 321 /*-----------------------------------------------------------------------
 322  * PCI stuff
 323  *-----------------------------------------------------------------------
 324  */
 325 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 326 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 327 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 328
 329 #define CONFIG_PCI                      /* include pci support          */
 330 #define CONFIG_PCI_HOST PCI_HOST_FORCE   /* select pci host function     */
 331 #undef  CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 332                                         /* resource configuration       */
 333
 334 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 335
 336 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1014   /* PCI Vendor ID: IBM   */
 337 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0000   /* PCI Device ID: ---   */
 338 #define CONFIG_SYS_PCI_CLASSCODE        0x0b20  /* PCI Class Code: Processor/PPC*/
 339
 340 #define CONFIG_SYS_PCI_PTM1LA   0x00000000      /* point to sdram               */
 341 #define CONFIG_SYS_PCI_PTM1MS   0xfc000001      /* 64MB, enable hard-wired to 1 */
 342 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000       /* Host: use this pci address   */
 343 #define CONFIG_SYS_PCI_PTM2LA   0xffc00000      /* point to flash               */
 344 #define CONFIG_SYS_PCI_PTM2MS   0xffc00001      /* 4MB, enable                  */
 345 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000       /* Host: use this pci address   */
 346
 347 /*-----------------------------------------------------------------------
 348  * Start addresses for the final memory configuration
 349  * (Set up by the startup code)
 350  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 351  */
 352 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 353
 354 /* Reserve 256 kB for Monitor   */
 355 /*
 356 #define CONFIG_SYS_FLASH_BASE           0xFFFC0000
 357 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 358 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)
 359 */
 360
 361 /* Reserve 320 kB for Monitor   */
 362 #define CONFIG_SYS_FLASH_BASE           0xFFFB0000
 363 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 364 #define CONFIG_SYS_MONITOR_LEN          (320 * 1024)
 365
 366 #define CONFIG_SYS_MALLOC_LEN           (256 * 1024)    /* Reserve 256 kB for malloc()  */
 367
 368 /*
 369  * For booting Linux, the board info and command line data
 370  * have to be in the first 8 MB of memory, since this is
 371  * the maximum mapped by the Linux kernel during initialization.
 372  */
 373 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 374 /*-----------------------------------------------------------------------
 375  * FLASH organization
 376  */
 377 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 378 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 379
 380 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 381 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 382
 383 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 384 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 385 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 386 /*
 387  * The following defines are added for buggy IOP480 byte interface.
 388  * All other boards should use the standard values (CPCI405 etc.)
 389  */
 390 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 391 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 392 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 393
 394 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 395
 396 /*-----------------------------------------------------------------------
 397  * Environment Variable setup
 398  */
 399 #ifdef ENVIRONMENT_IN_EEPROM
 400
 401 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
 402 #define CONFIG_ENV_OFFSET               0x100   /* environment starts at the beginning of the EEPROM */
 403 #define CONFIG_ENV_SIZE         0x700   /* 2048-256 bytes may be used for env vars (total size of a CAT24WC16 is 2048 bytes)*/
 404
 405 #else   /* DEFAULT: environment in flash, using redundand flash sectors */
 406
 407 #define CONFIG_ENV_IS_IN_FLASH  1       /* use FLASH for environment vars */
 408 #define CONFIG_ENV_ADDR         0xFFFF8000      /* environment starts at the first small sector */
 409 #define CONFIG_ENV_SECT_SIZE    0x2000  /* 8196 bytes may be used for env vars*/
 410 #define CONFIG_ENV_ADDR_REDUND  0xFFFFA000
 411 #define CONFIG_ENV_SIZE_REDUND  0x2000
 412
 413 #define CONFIG_SYS_USE_PPCENV                   /* Environment embedded in sect .ppcenv */
 414
 415 #endif  /* ENVIRONMENT_IN_EEPROM */
 416
 417
 418 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xF0000500              /* NVRAM base address   */
 419 #define CONFIG_SYS_NVRAM_SIZE           242                     /* NVRAM size           */
 420
 421 /*-----------------------------------------------------------------------
 422  * I2C EEPROM (CAT24WC16) for environment
 423  */
 424 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 425 #define CONFIG_PPC4XX_I2C               /* use PPC4xx driver            */
 426 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 427 #define CONFIG_SYS_I2C_SLAVE            0x7F
 428
 429 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 430 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 431 /* mask of address bits that overflow into the "EEPROM chip address"    */
 432 /*#define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW   0x07*/
 433 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 434                                         /* 16 byte page write mode using*/
 435                                         /* last 4 bits of the address   */
 436 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 437
 438 /*
 439  * Init Memory Controller:
 440  *
 441  * BR0/1 and OR0/1 (FLASH)
 442  */
 443
 444 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 445
 446 /*-----------------------------------------------------------------------
 447  * External Bus Controller (EBC) Setup
 448  */
 449
 450 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 451 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 452 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 453
 454 /* Memory Bank 1 (External SRAM) initialization                                 */
 455 /* Since this must replace NOR Flash, we use the same settings for CS0          */
 456 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 457 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=8bit  */
 458
 459 /* Memory Bank 2 (Flash Bank 1, NAND-FLASH) initialization                      */
 460 #define CONFIG_SYS_EBC_PB2AP            0x92015480
 461 #define CONFIG_SYS_EBC_PB2CR            0xFF458000  /* BAS=0xFF4,BS=4MB,BU=R/W,BW=8bit  */
 462
 463 /* Memory Bank 3 (Flash Bank 2, NAND-FLASH) initialization                      */
 464 #define CONFIG_SYS_EBC_PB3AP            0x92015480
 465 #define CONFIG_SYS_EBC_PB3CR            0xFF058000  /* BAS=0xFF0,BS=4MB,BU=R/W,BW=8bit  */
 466
 467 #ifdef CONFIG_PPCHAMELEON_SMI712
 468 /*
 469  * Video console (graphic: SMI LynxEM)
 470  */
 471 #define CONFIG_VIDEO
 472 #define CONFIG_CFB_CONSOLE
 473 #define CONFIG_VIDEO_SMI_LYNXEM
 474 #define CONFIG_VIDEO_LOGO
 475 /*#define CONFIG_VIDEO_BMP_LOGO*/
 476 #define CONFIG_CONSOLE_EXTRA_INFO
 477 #define CONFIG_VGA_AS_SINGLE_DEVICE
 478 /* This is the base address (on 405EP-side) used to generate I/O accesses on PCI bus */
 479 #define CONFIG_SYS_ISA_IO 0xE8000000
 480 /* see also drivers/video/videomodes.c */
 481 #define CONFIG_SYS_DEFAULT_VIDEO_MODE 0x303
 482 #endif
 483
 484 /*-----------------------------------------------------------------------
 485  * FPGA stuff
 486  */
 487 /* FPGA internal regs */
 488 #define CONFIG_SYS_FPGA_MODE            0x00
 489 #define CONFIG_SYS_FPGA_STATUS          0x02
 490 #define CONFIG_SYS_FPGA_TS              0x04
 491 #define CONFIG_SYS_FPGA_TS_LOW          0x06
 492 #define CONFIG_SYS_FPGA_TS_CAP0 0x10
 493 #define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
 494 #define CONFIG_SYS_FPGA_TS_CAP1 0x14
 495 #define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
 496 #define CONFIG_SYS_FPGA_TS_CAP2 0x18
 497 #define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
 498 #define CONFIG_SYS_FPGA_TS_CAP3 0x1c
 499 #define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
 500
 501 /* FPGA Mode Reg */
 502 #define CONFIG_SYS_FPGA_MODE_CF_RESET   0x0001
 503 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_ENABLE 0x0100
 504 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_CLEAR  0x1000
 505 #define CONFIG_SYS_FPGA_MODE_TS_CLEAR   0x2000
 506
 507 /* FPGA Status Reg */
 508 #define CONFIG_SYS_FPGA_STATUS_DIP0     0x0001
 509 #define CONFIG_SYS_FPGA_STATUS_DIP1     0x0002
 510 #define CONFIG_SYS_FPGA_STATUS_DIP2     0x0004
 511 #define CONFIG_SYS_FPGA_STATUS_FLASH    0x0008
 512 #define CONFIG_SYS_FPGA_STATUS_TS_IRQ   0x1000
 513
 514 #define CONFIG_SYS_FPGA_SPARTAN2        1               /* using Xilinx Spartan 2 now    */
 515 #define CONFIG_SYS_FPGA_MAX_SIZE        128*1024        /* 128kByte is enough for XC2S50E*/
 516
 517 /* FPGA program pin configuration */
 518 #define CONFIG_SYS_FPGA_PRG             0x04000000      /* FPGA program pin (ppc output) */
 519 #define CONFIG_SYS_FPGA_CLK             0x02000000      /* FPGA clk pin (ppc output)     */
 520 #define CONFIG_SYS_FPGA_DATA            0x01000000      /* FPGA data pin (ppc output)    */
 521 #define CONFIG_SYS_FPGA_INIT            0x00010000      /* FPGA init pin (ppc input)     */
 522 #define CONFIG_SYS_FPGA_DONE            0x00008000      /* FPGA done pin (ppc input)     */
 523
 524 /*-----------------------------------------------------------------------
 525  * Definitions for initial stack pointer and data area (in data cache)
 526  */
 527 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 528 #define CONFIG_SYS_TEMP_STACK_OCM       1
 529
 530 /* On Chip Memory location */
 531 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 532 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 533 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 534 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 535
 536 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 537 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 538
 539 /*-----------------------------------------------------------------------
 540  * Definitions for GPIO setup (PPC405EP specific)
 541  *
 542  * GPIO0[0]     - External Bus Controller BLAST output
 543  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 544  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 545  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 546  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 547  * GPIO0[24-27] - UART0 control signal inputs/outputs
 548  * GPIO0[28-29] - UART1 data signal input/output
 549  * GPIO0[30]    - EMAC0 input
 550  * GPIO0[31]    - EMAC1 reject packet as output
 551  */
 552 #define CONFIG_SYS_GPIO0_OSRL           0x40000550
 553 #define CONFIG_SYS_GPIO0_OSRH           0x00000110
 554 #define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 555 /*#define CONFIG_SYS_GPIO0_ISR1H        0x15555445*/
 556 #define CONFIG_SYS_GPIO0_ISR1H          0x15555444
 557 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
 558 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
 559 #define CONFIG_SYS_GPIO0_TCR            0xF7FF8014
 560
 561 #define CONFIG_NO_SERIAL_EEPROM
 562
 563 /*--------------------------------------------------------------------*/
 564
 565 #ifdef CONFIG_NO_SERIAL_EEPROM
 566
 567 /*
 568 !-----------------------------------------------------------------------
 569 ! Defines for entry options.
 570 ! Note: Because the 405EP SDRAM controller does not support ECC, ECC DIMMs that
 571 !       are plugged in the board will be utilized as non-ECC DIMMs.
 572 !-----------------------------------------------------------------------
 573 */
 574 #undef          AUTO_MEMORY_CONFIG
 575 #define         DIMM_READ_ADDR 0xAB
 576 #define         DIMM_WRITE_ADDR 0xAA
 577
 578 /* Defines for CPC0_PLLMR1 Register fields */
 579 #define PLL_ACTIVE              0x80000000
 580 #define CPC0_PLLMR1_SSCS        0x80000000
 581 #define PLL_RESET               0x40000000
 582 #define CPC0_PLLMR1_PLLR        0x40000000
 583     /* Feedback multiplier */
 584 #define PLL_FBKDIV              0x00F00000
 585 #define CPC0_PLLMR1_FBDV        0x00F00000
 586 #define PLL_FBKDIV_16           0x00000000
 587 #define PLL_FBKDIV_1            0x00100000
 588 #define PLL_FBKDIV_2            0x00200000
 589 #define PLL_FBKDIV_3            0x00300000
 590 #define PLL_FBKDIV_4            0x00400000
 591 #define PLL_FBKDIV_5            0x00500000
 592 #define PLL_FBKDIV_6            0x00600000
 593 #define PLL_FBKDIV_7            0x00700000
 594 #define PLL_FBKDIV_8            0x00800000
 595 #define PLL_FBKDIV_9            0x00900000
 596 #define PLL_FBKDIV_10           0x00A00000
 597 #define PLL_FBKDIV_11           0x00B00000
 598 #define PLL_FBKDIV_12           0x00C00000
 599 #define PLL_FBKDIV_13           0x00D00000
 600 #define PLL_FBKDIV_14           0x00E00000
 601 #define PLL_FBKDIV_15           0x00F00000
 602     /* Forward A divisor */
 603 #define PLL_FWDDIVA             0x00070000
 604 #define CPC0_PLLMR1_FWDVA       0x00070000
 605 #define PLL_FWDDIVA_8           0x00000000
 606 #define PLL_FWDDIVA_7           0x00010000
 607 #define PLL_FWDDIVA_6           0x00020000
 608 #define PLL_FWDDIVA_5           0x00030000
 609 #define PLL_FWDDIVA_4           0x00040000
 610 #define PLL_FWDDIVA_3           0x00050000
 611 #define PLL_FWDDIVA_2           0x00060000
 612 #define PLL_FWDDIVA_1           0x00070000
 613     /* Forward B divisor */
 614 #define PLL_FWDDIVB             0x00007000
 615 #define CPC0_PLLMR1_FWDVB       0x00007000
 616 #define PLL_FWDDIVB_8           0x00000000
 617 #define PLL_FWDDIVB_7           0x00001000
 618 #define PLL_FWDDIVB_6           0x00002000
 619 #define PLL_FWDDIVB_5           0x00003000
 620 #define PLL_FWDDIVB_4           0x00004000
 621 #define PLL_FWDDIVB_3           0x00005000
 622 #define PLL_FWDDIVB_2           0x00006000
 623 #define PLL_FWDDIVB_1           0x00007000
 624     /* PLL tune bits */
 625 #define PLL_TUNE_MASK           0x000003FF
 626 #define PLL_TUNE_2_M_3          0x00000133      /*  2 <= M <= 3                 */
 627 #define PLL_TUNE_4_M_6          0x00000134      /*  3 <  M <= 6                 */
 628 #define PLL_TUNE_7_M_10         0x00000138      /*  6 <  M <= 10                */
 629 #define PLL_TUNE_11_M_14        0x0000013C      /* 10 <  M <= 14                */
 630 #define PLL_TUNE_15_M_40        0x0000023E      /* 14 <  M <= 40                */
 631 #define PLL_TUNE_VCO_LOW        0x00000000      /* 500MHz <= VCO <=  800MHz     */
 632 #define PLL_TUNE_VCO_HI         0x00000080      /* 800MHz <  VCO <= 1000MHz     */
 633
 634 /* Defines for CPC0_PLLMR0 Register fields */
 635     /* CPU divisor */
 636 #define PLL_CPUDIV              0x00300000
 637 #define CPC0_PLLMR0_CCDV        0x00300000
 638 #define PLL_CPUDIV_1            0x00000000
 639 #define PLL_CPUDIV_2            0x00100000
 640 #define PLL_CPUDIV_3            0x00200000
 641 #define PLL_CPUDIV_4            0x00300000
 642     /* PLB divisor */
 643 #define PLL_PLBDIV              0x00030000
 644 #define CPC0_PLLMR0_CBDV        0x00030000
 645 #define PLL_PLBDIV_1            0x00000000
 646 #define PLL_PLBDIV_2            0x00010000
 647 #define PLL_PLBDIV_3            0x00020000
 648 #define PLL_PLBDIV_4            0x00030000
 649     /* OPB divisor */
 650 #define PLL_OPBDIV              0x00003000
 651 #define CPC0_PLLMR0_OPDV        0x00003000
 652 #define PLL_OPBDIV_1            0x00000000
 653 #define PLL_OPBDIV_2            0x00001000
 654 #define PLL_OPBDIV_3            0x00002000
 655 #define PLL_OPBDIV_4            0x00003000
 656     /* EBC divisor */
 657 #define PLL_EXTBUSDIV           0x00000300
 658 #define CPC0_PLLMR0_EPDV        0x00000300
 659 #define PLL_EXTBUSDIV_2         0x00000000
 660 #define PLL_EXTBUSDIV_3         0x00000100
 661 #define PLL_EXTBUSDIV_4         0x00000200
 662 #define PLL_EXTBUSDIV_5         0x00000300
 663     /* MAL divisor */
 664 #define PLL_MALDIV              0x00000030
 665 #define CPC0_PLLMR0_MPDV        0x00000030
 666 #define PLL_MALDIV_1            0x00000000
 667 #define PLL_MALDIV_2            0x00000010
 668 #define PLL_MALDIV_3            0x00000020
 669 #define PLL_MALDIV_4            0x00000030
 670     /* PCI divisor */
 671 #define PLL_PCIDIV              0x00000003
 672 #define CPC0_PLLMR0_PPFD        0x00000003
 673 #define PLL_PCIDIV_1            0x00000000
 674 #define PLL_PCIDIV_2            0x00000001
 675 #define PLL_PCIDIV_3            0x00000002
 676 #define PLL_PCIDIV_4            0x00000003
 677
 678 #ifdef CONFIG_PPCHAMELEON_CLK_25
 679 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 25.0 MHz input clock to the 405EP) */
 680 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 681                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 682                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 683 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_8  |  \
 684                               PLL_FWDDIVA_6 | PLL_FWDDIVB_4 |  \
 685                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 686
 687 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 688                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 689                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 690 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_8  |  \
 691                               PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 692                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 693
 694 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 695                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |  \
 696                               PLL_MALDIV_1 | PLL_PCIDIV_4)
 697 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 698                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 699                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 700
 701 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 702                               PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |  \
 703                               PLL_MALDIV_1 | PLL_PCIDIV_2)
 704 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 705                               PLL_FWDDIVA_3 | PLL_FWDDIVB_4 |  \
 706                               PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 707
 708 #elif (defined (CONFIG_PPCHAMELEON_CLK_33))
 709
 710 /* CPU - PLB/SDRAM - EBC - OPB - PCI (assuming a 33.3MHz input clock to the 405EP) */
 711 #define PPCHAMELEON_PLLMR0_133_133_33_66_33      (PLL_CPUDIV_1 | PLL_PLBDIV_1 |  \
 712                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 713                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 714 #define PPCHAMELEON_PLLMR1_133_133_33_66_33      (PLL_FBKDIV_4  |  \
 715                                   PLL_FWDDIVA_6 | PLL_FWDDIVB_6 |  \
 716                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 717
 718 #define PPCHAMELEON_PLLMR0_200_100_50_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |  \
 719                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 720                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 721 #define PPCHAMELEON_PLLMR1_200_100_50_33 (PLL_FBKDIV_6  |  \
 722                                   PLL_FWDDIVA_4 | PLL_FWDDIVB_4 |  \
 723                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 724
 725 #define PPCHAMELEON_PLLMR0_266_133_33_66_33 (PLL_CPUDIV_1 | PLL_PLBDIV_2 |      \
 726                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_4 |      \
 727                                   PLL_MALDIV_1 | PLL_PCIDIV_4)
 728 #define PPCHAMELEON_PLLMR1_266_133_33_66_33 (PLL_FBKDIV_8  |  \
 729                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 730                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_LOW)
 731
 732 #define PPCHAMELEON_PLLMR0_333_111_37_55_55 (PLL_CPUDIV_1 | PLL_PLBDIV_3 |      \
 733                                   PLL_OPBDIV_2 | PLL_EXTBUSDIV_3 |      \
 734                                   PLL_MALDIV_1 | PLL_PCIDIV_2)
 735 #define PPCHAMELEON_PLLMR1_333_111_37_55_55 (PLL_FBKDIV_10      |  \
 736                                   PLL_FWDDIVA_3 | PLL_FWDDIVB_3 |  \
 737                                   PLL_TUNE_15_M_40 | PLL_TUNE_VCO_HI)
 738
 739 #else
 740 #error "* External frequency (SysClk) not defined! *"
 741 #endif
 742
 743 #if   (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_HI)
 744 /* Model HI */
 745 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_333_111_37_55_55
 746 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_333_111_37_55_55
 747 #define CONFIG_SYS_OPB_FREQ     55555555
 748 /* Model ME */
 749 #elif (CONFIG_PPCHAMELEON_MODULE_MODEL == CONFIG_PPCHAMELEON_MODULE_ME)
 750 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_266_133_33_66_33
 751 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_266_133_33_66_33
 752 #define CONFIG_SYS_OPB_FREQ     66666666
 753 #else
 754 /* Model BA (default) */
 755 #define PLLMR0_DEFAULT  PPCHAMELEON_PLLMR0_133_133_33_66_33
 756 #define PLLMR1_DEFAULT  PPCHAMELEON_PLLMR1_133_133_33_66_33
 757 #define CONFIG_SYS_OPB_FREQ     66666666
 758 #endif
 759
 760 #endif /* CONFIG_NO_SERIAL_EEPROM */
 761
 762 #define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
 763 #define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
 764
 765 /*
 766  * JFFS2 partitions
 767  */
 768
 769 /* No command line, one static partition */
 770 #undef CONFIG_CMD_MTDPARTS
 771 #define CONFIG_JFFS2_DEV                "nand0"
 772 #define CONFIG_JFFS2_PART_SIZE          0x00400000
 773 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 774
 775 /* mtdparts command line support */
 776 /*
 777 #define CONFIG_CMD_MTDPARTS
 778 #define MTDIDS_DEFAULT          "nor0=PPChameleon-0,nand0=ppchameleonevb-nand"
 779 */
 780
 781 /* 256 kB U-boot image */
 782 /*
 783 #define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 784                                         "1792k(user),256k(u-boot);" \
 785                                 "ppchameleonevb-nand:-(nand)"
 786 */
 787
 788 /* 320 kB U-boot image */
 789 /*
 790 #define MTDPARTS_DEFAULT        "mtdparts=PPChameleon-0:1m(kernel1),1m(kernel2)," \
 791                                         "1728k(user),320k(u-boot);" \
 792                                 "ppchameleonevb-nand:-(nand)"
 793 */
 794
 795 #endif  /* __CONFIG_H */