Merge branch 'mpc86xx'
[platform/kernel/u-boot.git] / include / configs / PLU405.h
1 /*
2  * (C) Copyright 2001-2003
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
37 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
38 #define CONFIG_PLU405           1       /* ...on a PLU405 board         */
39
40 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
41 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
42
43 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
44
45 #define CONFIG_BAUDRATE         9600
46
47 #undef  CONFIG_BOOTARGS
48 #undef  CONFIG_BOOTCOMMAND
49
50 #define CONFIG_PREBOOT                  /* enable preboot variable      */
51
52 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
53
54 #if 0 /* test-only */
55 #define CONFIG_NET_MULTI        1
56
57 #define CONFIG_MII              1       /* MII PHY management           */
58 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
59 #define CONFIG_PHY1_ADDR        1       /* PHY address                  */
60 #else
61 #define CONFIG_MII              1       /* MII PHY management           */
62 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
63 #endif
64 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
65
66 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
67
68 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
69                                 CFG_CMD_DHCP    | \
70                                 CFG_CMD_PCI     | \
71                                 CFG_CMD_IRQ     | \
72                                 CFG_CMD_IDE     | \
73                                 CFG_CMD_FAT     | \
74                                 CFG_CMD_ELF     | \
75                                 CFG_CMD_NAND    | \
76                                 CFG_CMD_DATE    | \
77                                 CFG_CMD_I2C     | \
78                                 CFG_CMD_MII     | \
79                                 CFG_CMD_PING    | \
80                                 CFG_CMD_EEPROM  )
81
82 #define CONFIG_MAC_PARTITION
83 #define CONFIG_DOS_PARTITION
84
85 #define CONFIG_SUPPORT_VFAT
86
87 #define CONFIG_AUTO_UPDATE      1       /* autoupdate via compactflash  */
88 #define CONFIG_AUTO_UPDATE_SHOW 1       /* use board show routine       */
89
90 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
91 #include <cmd_confdefs.h>
92
93 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
94
95 #define CONFIG_RTC_MC146818             /* DS1685 is MC146818 compatible*/
96 #define CFG_RTC_REG_BASE_ADDR    0xF0000500 /* RTC Base Address         */
97
98 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
99
100 /*
101  * Miscellaneous configurable options
102  */
103 #define CFG_LONGHELP                    /* undef to save memory         */
104 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
105
106 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
107 #ifdef  CFG_HUSH_PARSER
108 #define CFG_PROMPT_HUSH_PS2     "> "
109 #endif
110
111 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
112 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
113 #else
114 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
115 #endif
116 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
117 #define CFG_MAXARGS     16              /* max number of command args   */
118 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
119
120 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
121
122 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
123
124 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
125
126 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
127 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
128
129 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
130 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
131 #define CFG_BASE_BAUD       691200
132 #undef  CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
133
134 /* The following table includes the supported baudrates */
135 #define CFG_BAUDRATE_TABLE      \
136         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
137          57600, 115200, 230400, 460800, 921600 }
138
139 #define CFG_LOAD_ADDR   0x100000        /* default load address */
140 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
141
142 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
143
144 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
145 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
146
147 /* Only interrupt boot if space is pressed */
148 /* If a long serial cable is connected but */
149 /* other end is dead, garbage will be read */
150 #define CONFIG_AUTOBOOT_KEYED 1
151 #define CONFIG_AUTOBOOT_PROMPT "Press SPACE to abort autoboot in %d seconds\n"
152 #undef CONFIG_AUTOBOOT_DELAY_STR
153 #define CONFIG_AUTOBOOT_STOP_STR " "
154
155 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
156
157 #define CFG_RX_ETH_BUFFER       16      /* use 16 rx buffer on 405 emac */
158
159 /*-----------------------------------------------------------------------
160  * NAND-FLASH stuff
161  *-----------------------------------------------------------------------
162  */
163 #define CFG_NAND_LEGACY
164
165 #define CFG_MAX_NAND_DEVICE     1       /* Max number of NAND devices           */
166 #define SECTORSIZE 512
167
168 #define ADDR_COLUMN 1
169 #define ADDR_PAGE 2
170 #define ADDR_COLUMN_PAGE 3
171
172 #define NAND_ChipID_UNKNOWN     0x00
173 #define NAND_MAX_FLOORS 1
174 #define NAND_MAX_CHIPS 1
175
176 #define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
177 #define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
178 #define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
179 #define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
180
181 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
182 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
183 #define NAND_CTL_CLRALE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_ALE);} while(0)
184 #define NAND_CTL_SETALE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_ALE);} while(0)
185 #define NAND_CTL_CLRCLE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CLE);} while(0)
186 #define NAND_CTL_SETCLE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CLE);} while(0)
187 #define NAND_WAIT_READY(nand) while (!(in32(GPIO0_IR) & CFG_NAND_RDY))
188
189 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
190 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
191 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
192 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
193
194 #define CFG_NAND_SKIP_BAD_DOT_I      1  /* ".i" read skips bad blocks   */
195
196 /*-----------------------------------------------------------------------
197  * PCI stuff
198  *-----------------------------------------------------------------------
199  */
200 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
201 #define PCI_HOST_FORCE  1               /* configure as pci host        */
202 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
203
204 #define CONFIG_PCI                      /* include pci support          */
205 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
206 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
207                                         /* resource configuration       */
208
209 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
210
211 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
212
213 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
214 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
215 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
216 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
217 #define CFG_PCI_PTM1MS  0xf8000001      /* 128MB, enable hard-wired to 1 */
218 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
219 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
220 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
221 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
222
223 /*-----------------------------------------------------------------------
224  * IDE/ATA stuff
225  *-----------------------------------------------------------------------
226  */
227 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
228 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
229 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
230
231 #define CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
232 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
233
234 #define CFG_ATA_BASE_ADDR       0xF0100000
235 #define CFG_ATA_IDE0_OFFSET     0x0000
236
237 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O                  */
238 #define CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
239 #define CFG_ATA_ALT_OFFSET      0x0000  /* Offset for alternate registers       */
240
241 /*
242  * For booting Linux, the board info and command line data
243  * have to be in the first 8 MB of memory, since this is
244  * the maximum mapped by the Linux kernel during initialization.
245  */
246 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
247 /*-----------------------------------------------------------------------
248  * FLASH organization
249  */
250 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
251
252 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
253 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
254
255 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
256 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
257
258 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
259 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
260 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
261 /*
262  * The following defines are added for buggy IOP480 byte interface.
263  * All other boards should use the standard values (CPCI405 etc.)
264  */
265 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
266 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
267 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
268
269 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
270
271 #if 0 /* test-only */
272 #define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
273 #define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
274 #endif
275
276 /*-----------------------------------------------------------------------
277  * Start addresses for the final memory configuration
278  * (Set up by the startup code)
279  * Please note that CFG_SDRAM_BASE _must_ start at 0
280  */
281 #define CFG_SDRAM_BASE          0x00000000
282 #define CFG_FLASH_BASE          0xFFFC0000
283 #define CFG_MONITOR_BASE        TEXT_BASE
284 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
285 #define CFG_MALLOC_LEN          (256 * 1024)    /* Reserve 256 kB for malloc()  */
286
287 #if (CFG_MONITOR_BASE < FLASH_BASE0_PRELIM)
288 # define CFG_RAMBOOT            1
289 #else
290 # undef CFG_RAMBOOT
291 #endif
292
293 /*-----------------------------------------------------------------------
294  * Environment Variable setup
295  */
296 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
297 #define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
298 #define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
299                                    /* total size of a CAT24WC16 is 2048 bytes */
300
301 #define CFG_NVRAM_BASE_ADDR     0xF0000500              /* NVRAM base address   */
302 #define CFG_NVRAM_SIZE          242                     /* NVRAM size           */
303
304 /*-----------------------------------------------------------------------
305  * I2C EEPROM (CAT24WC16) for environment
306  */
307 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
308 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
309 #define CFG_I2C_SLAVE           0x7F
310
311 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT24WC08             */
312 #if 1 /* test-only */
313 /* CAT24WC08/16... */
314 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
315 /* mask of address bits that overflow into the "EEPROM chip address"    */
316 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
317 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
318                                         /* 16 byte page write mode using*/
319                                         /* last 4 bits of the address   */
320 #else
321 /* CAT24WC32/64... */
322 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
323 /* mask of address bits that overflow into the "EEPROM chip address"    */
324 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x01
325 #define CFG_EEPROM_PAGE_WRITE_BITS 5    /* The Catalyst CAT24WC32 has   */
326                                         /* 32 byte page write mode using*/
327                                         /* last 5 bits of the address   */
328 #endif
329 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
330 #define CFG_EEPROM_PAGE_WRITE_ENABLE
331
332 /*-----------------------------------------------------------------------
333  * Cache Configuration
334  */
335 #define CFG_DCACHE_SIZE         16384   /* For AMCC 405 CPUs, older 405 ppc's   */
336                                         /* have only 8kB, 16kB is save here     */
337 #define CFG_CACHELINE_SIZE      32      /* ...                  */
338 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
339 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
340 #endif
341
342 /*-----------------------------------------------------------------------
343  * External Bus Controller (EBC) Setup
344  */
345
346 #define CAN_BA          0xF0000000          /* CAN Base Address                 */
347 #define DUART0_BA       0xF0000400          /* DUART Base Address               */
348 #define DUART1_BA       0xF0000408          /* DUART Base Address               */
349 #define RTC_BA          0xF0000500          /* RTC Base Address                 */
350 #define VGA_BA          0xF1000000          /* Epson VGA Base Address           */
351 #define CFG_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
352
353 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
354 #define CFG_EBC_PB0AP           0x92015480
355 /*#define CFG_EBC_PB0AP           0x08055880  /XXX* TWT=16,CSN=1,OEN=1,WBN=1,WBF=1,TH=4,SOR=1 */
356 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
357
358 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH) initialization                      */
359 #define CFG_EBC_PB1AP           0x92015480
360 #define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
361
362 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
363 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
364 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
365
366 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
367 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
368 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
369
370 /*-----------------------------------------------------------------------
371  * FPGA stuff
372  */
373
374 #define CFG_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
375
376 /* FPGA internal regs */
377 #define CFG_FPGA_CTRL           0x000
378
379 /* FPGA Control Reg */
380 #define CFG_FPGA_CTRL_CF_RESET  0x0001
381 #define CFG_FPGA_CTRL_WDI       0x0002
382 #define CFG_FPGA_CTRL_PS2_RESET 0x0020
383
384 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
385 #define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
386
387 /* FPGA program pin configuration */
388 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
389 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
390 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
391 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
392 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
393
394 /*-----------------------------------------------------------------------
395  * Definitions for initial stack pointer and data area (in data cache)
396  */
397 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
398 #define CFG_TEMP_STACK_OCM        1
399
400 /* On Chip Memory location */
401 #define CFG_OCM_DATA_ADDR       0xF8000000
402 #define CFG_OCM_DATA_SIZE       0x1000
403 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
404 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
405
406 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
407 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
408 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
409
410 /*-----------------------------------------------------------------------
411  * Definitions for GPIO setup (PPC405EP specific)
412  *
413  * GPIO0[0]     - External Bus Controller BLAST output
414  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
415  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
416  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
417  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
418  * GPIO0[24-27] - UART0 control signal inputs/outputs
419  * GPIO0[28-29] - UART1 data signal input/output
420  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
421  */
422 #define CFG_GPIO0_OSRH          0x40000550
423 #define CFG_GPIO0_OSRL          0x00000110
424 #define CFG_GPIO0_ISR1H         0x00000000
425 #define CFG_GPIO0_ISR1L         0x15555445
426 #define CFG_GPIO0_TSRH          0x00000000
427 #define CFG_GPIO0_TSRL          0x00000000
428 #define CFG_GPIO0_TCR           0xF7FE0014
429
430 #define CFG_DUART_RST           (0x80000000 >> 14)
431
432 /*
433  * Internal Definitions
434  *
435  * Boot Flags
436  */
437 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
438 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
439
440 /*
441  * Default speed selection (cpu_plb_opb_ebc) in mhz.
442  * This value will be set if iic boot eprom is disabled.
443  */
444 #if 0
445 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
446 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
447 #endif
448 #if 0
449 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
450 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
451 #endif
452 #if 1
453 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
454 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
455 #endif
456
457 #endif  /* __CONFIG_H */