include/configs/P2020DS.h

   1 /*
   2  * Copyright 2007-2009 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 /*
  24  * p2020ds board configuration file
  25  *
  26  */
  27 #ifndef __CONFIG_H
  28 #define __CONFIG_H
  29
  30 /* High Level Configuration Options */
  31 #define CONFIG_BOOKE            1       /* BOOKE */
  32 #define CONFIG_E500             1       /* BOOKE e500 family */
  33 #define CONFIG_MPC85xx          1       /* MPC8540/60/55/41/48 */
  34 #define CONFIG_P2020            1
  35 #define CONFIG_P2020DS          1
  36 #define CONFIG_MP               1       /* support multiple processors */
  37 #define CONFIG_NUM_CPUS         2       /* Number of CPUs in the system */
  38
  39 #define CONFIG_FSL_ELBC         1       /* Has Enhanced localbus controller */
  40 #define CONFIG_PCI              1       /* Enable PCI/PCIE */
  41 #define CONFIG_PCIE1            1       /* PCIE controler 1 (slot 1) */
  42 #define CONFIG_PCIE2            1       /* PCIE controler 2 (slot 2) */
  43 #define CONFIG_PCIE3            1       /* PCIE controler 3 (ULI bridge) */
  44 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  45 #define CONFIG_FSL_PCIE_RESET   1       /* need PCIe reset errata */
  46 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  47
  48 #define CONFIG_FSL_LAW          1       /* Use common FSL init code */
  49
  50 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
  51 #define CONFIG_ENV_OVERWRITE
  52
  53 /*
  54  * When initializing flash, if we cannot find the manufacturer ID,
  55  * assume this is the AMD flash associated with the CDS board.
  56  * This allows booting from a promjet.
  57  */
  58 #define CONFIG_ASSUME_AMD_FLASH
  59
  60 #ifndef __ASSEMBLY__
  61 extern unsigned long calculate_board_sys_clk(unsigned long dummy);
  62 extern unsigned long calculate_board_ddr_clk(unsigned long dummy);
  63 /* extern unsigned long get_board_sys_clk(unsigned long dummy); */
  64 /* extern unsigned long get_board_ddr_clk(unsigned long dummy); */
  65 #endif
  66 #define CONFIG_SYS_CLK_FREQ     calculate_board_sys_clk(0) /* sysclk for MPC85xx */
  67 #define CONFIG_DDR_CLK_FREQ     calculate_board_ddr_clk(0) /* ddrclk for MPC85xx */
  68 #define CONFIG_ICS307_REFCLK_HZ 33333000  /* ICS307 clock chip ref freq */
  69 #define CONFIG_GET_CLK_FROM_ICS307        /* decode sysclk and ddrclk freq
  70                                              from ICS307 instead of switches */
  71
  72 /*
  73  * These can be toggled for performance analysis, otherwise use default.
  74  */
  75 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  76 #define CONFIG_BTB                      /* toggle branch predition */
  77
  78 #define CONFIG_ENABLE_36BIT_PHYS        1
  79
  80 #ifdef CONFIG_PHYS_64BIT
  81 #define CONFIG_ADDR_MAP                 1
  82 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
  83 #endif
  84
  85 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on */
  86 #define CONFIG_SYS_MEMTEST_END          0x7fffffff
  87 #define CONFIG_PANIC_HANG       /* do not reset board on panic */
  88
  89 /*
  90  * Base addresses -- Note these are effective addresses where the
  91  * actual resources get mapped (not physical addresses)
  92  */
  93 #define CONFIG_SYS_CCSRBAR_DEFAULT      0xff700000      /* CCSRBAR Default */
  94 #define CONFIG_SYS_CCSRBAR              0xffe00000      /* relocated CCSRBAR */
  95 #ifdef CONFIG_PHYS_64BIT
  96 #define CONFIG_SYS_CCSRBAR_PHYS         0xfffe00000ull  /* physical addr of CCSRBAR */
  97 #else
  98 #define CONFIG_SYS_CCSRBAR_PHYS CONFIG_SYS_CCSRBAR      /* physical addr of CCSRBAR */
  99 #endif
 100 #define CONFIG_SYS_IMMR         CONFIG_SYS_CCSRBAR      /* PQII uses CONFIG_SYS_IMMR */
 101
 102 #define CONFIG_SYS_PCIE3_ADDR           (CONFIG_SYS_CCSRBAR+0x8000)
 103 #define CONFIG_SYS_PCIE2_ADDR           (CONFIG_SYS_CCSRBAR+0x9000)
 104 #define CONFIG_SYS_PCIE1_ADDR           (CONFIG_SYS_CCSRBAR+0xa000)
 105
 106 /* DDR Setup */
 107 #define CONFIG_SYS_DDR_TLB_START 9
 108 #define CONFIG_VERY_BIG_RAM
 109 #define CONFIG_FSL_DDR3         1
 110 #undef CONFIG_FSL_DDR_INTERACTIVE
 111
 112 // #define      CONFIG_DDR_ECC /* ECC will be enabled based on perf_mode environment variable */
 113 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER
 114 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
 115
 116 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000
 117 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
 118
 119 #define CONFIG_NUM_DDR_CONTROLLERS      1
 120 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
 121 #define CONFIG_CHIP_SELECTS_PER_CTRL    2
 122
 123 /* I2C addresses of SPD EEPROMs */
 124 #define CONFIG_SYS_SPD_BUS_NUM          0       /* SPD EEPROM located on I2C bus 0 */
 125 #define SPD_EEPROM_ADDRESS1     0x51    /* CTLR 0 DIMM 0 */
 126
 127 /* These are used when DDR doesn't use SPD.  */
 128 //#define CONFIG_SYS_SDRAM_SIZE         512             /* DDR is 512MB */
 129 #define CONFIG_SYS_SDRAM_SIZE           1024            /* DDR is 1GB */
 130
 131 /* Default settings for "stable" mode */
 132 #define CONFIG_SYS_DDR_CS0_BNDS         0x0000003F
 133 #define CONFIG_SYS_DDR_CS1_BNDS         0x00000000
 134 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80014202
 135 #define CONFIG_SYS_DDR_CS1_CONFIG       0x00000000
 136 #define CONFIG_SYS_DDR_TIMING_3         0x00020000
 137 #define CONFIG_SYS_DDR_TIMING_0         0x00330804
 138 #define CONFIG_SYS_DDR_TIMING_1         0x6f6b4846
 139 #define CONFIG_SYS_DDR_TIMING_2         0x0fa890d4
 140 #define CONFIG_SYS_DDR_MODE_1           0x00421422
 141 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 142 #define CONFIG_SYS_DDR_MODE_CTRL        0x00000000
 143 #define CONFIG_SYS_DDR_INTERVAL         0x61800100
 144 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 145 #define CONFIG_SYS_DDR_CLK_CTRL         0x02000000
 146 #define CONFIG_SYS_DDR_TIMING_4         0x00220001
 147 #define CONFIG_SYS_DDR_TIMING_5         0x03402400
 148 #define CONFIG_SYS_DDR_ZQ_CNTL          0x89080600
 149 #define CONFIG_SYS_DDR_WRLVL_CNTL       0x8655A608
 150 #define CONFIG_SYS_DDR_CONTROL          0xE7000000 /* Type = DDR3: ECC enabled, No Interleaving */
 151 #define CONFIG_SYS_DDR_CONTROL2         0x24400011
 152 #define CONFIG_SYS_DDR_CDR1             0x00040000
 153 #define CONFIG_SYS_DDR_CDR2             0x00000000
 154
 155 #define CONFIG_SYS_DDR_ERR_INT_EN       0x0000000d
 156 #define CONFIG_SYS_DDR_ERR_DIS          0x00000000
 157 #define CONFIG_SYS_DDR_SBE              0x00010000
 158
 159 /* Settings that differ for "performance" mode */
 160 #define CONFIG_SYS_DDR_CS0_BNDS_PERF            0x0000007F /* Interleaving Enabled */
 161 #define CONFIG_SYS_DDR_CS1_BNDS_PERF            0x00000000 /* Interleaving Enabled */
 162 #define CONFIG_SYS_DDR_CS1_CONFIG_PERF  0x80014202
 163 #define CONFIG_SYS_DDR_TIMING_1_PERF            0x5d5b4543
 164 #define CONFIG_SYS_DDR_TIMING_2_PERF            0x0fa890ce
 165 #define CONFIG_SYS_DDR_CONTROL_PERF             0xC7004000 /* Type = DDR3: ECC disabled, cs0-cs1 interleaving */
 166
 167 /*
 168  * The following set of values were tested for DDR2
 169  * with a DDR3 to DDR2 interposer
 170  *
 171 #define CONFIG_SYS_DDR_TIMING_3         0x00000000
 172 #define CONFIG_SYS_DDR_TIMING_0         0x00260802
 173 #define CONFIG_SYS_DDR_TIMING_1         0x3935d322
 174 #define CONFIG_SYS_DDR_TIMING_2         0x14904cc8
 175 #define CONFIG_SYS_DDR_MODE_1           0x00480432
 176 #define CONFIG_SYS_DDR_MODE_2           0x00000000
 177 #define CONFIG_SYS_DDR_INTERVAL         0x06180100
 178 #define CONFIG_SYS_DDR_DATA_INIT        0xdeadbeef
 179 #define CONFIG_SYS_DDR_CLK_CTRL         0x03800000
 180 #define CONFIG_SYS_DDR_OCD_CTRL         0x00000000
 181 #define CONFIG_SYS_DDR_OCD_STATUS       0x00000000
 182 #define CONFIG_SYS_DDR_CONTROL          0xC3008000
 183 #define CONFIG_SYS_DDR_CONTROL2         0x04400010
 184  *
 185  */
 186
 187 #undef CONFIG_CLOCKS_IN_MHZ
 188
 189 /*
 190  * Memory map
 191  *
 192  * 0x0000_0000  0x7fff_ffff     DDR                     2G Cacheable
 193  * 0x8000_0000  0xbfff_ffff     PCI Express Mem         1G non-cacheable
 194  * 0xc000_0000  0xdfff_ffff     PCI                     512M non-cacheable
 195  * 0xe100_0000  0xe3ff_ffff     PCI IO range            4M non-cacheable
 196  *
 197  * Localbus cacheable (TBD)
 198  * 0xXXXX_XXXX  0xXXXX_XXXX     SRAM                    YZ M Cacheable
 199  *
 200  * Localbus non-cacheable
 201  * 0xe000_0000  0xe80f_ffff     Promjet/free            128M non-cacheable
 202  * 0xe800_0000  0xefff_ffff     FLASH                   128M non-cacheable
 203  * 0xffa0_0000  0xffaf_ffff     NAND                    1M non-cacheable
 204  * 0xffdf_0000  0xffdf_7fff     PIXIS                   32K non-cacheable TLB0
 205  * 0xffd0_0000  0xffd0_3fff     L1 for stack            16K Cacheable TLB0
 206  * 0xffe0_0000  0xffef_ffff     CCSR                    1M non-cacheable
 207  */
 208
 209 /*
 210  * Local Bus Definitions
 211  */
 212 #define CONFIG_SYS_FLASH_BASE           0xe0000000      /* start of FLASH 128M */
 213 #ifdef CONFIG_PHYS_64BIT
 214 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfe0000000ull
 215 #else
 216 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 217 #endif
 218
 219 #define CONFIG_FLASH_BR_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000)) | BR_PS_16 | BR_V)
 220 #define CONFIG_FLASH_OR_PRELIM  0xf8000ff7
 221
 222 #define CONFIG_SYS_BR1_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 223 #define CONFIG_SYS_OR1_PRELIM   0xf8000ff7
 224
 225 #define CONFIG_SYS_FLASH_BANKS_LIST     {CONFIG_SYS_FLASH_BASE_PHYS + 0x8000000, CONFIG_SYS_FLASH_BASE_PHYS}
 226 #define CONFIG_SYS_FLASH_QUIET_TEST
 227 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
 228
 229 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 230 #define CONFIG_SYS_MAX_FLASH_SECT       1024            /* sectors per device */
 231 #undef  CONFIG_SYS_FLASH_CHECKSUM
 232 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000           /* Flash Erase Timeout (ms) */
 233 #define CONFIG_SYS_FLASH_WRITE_TOUT     500             /* Flash Write Timeout (ms) */
 234
 235 #define CONFIG_SYS_MONITOR_BASE TEXT_BASE       /* start of monitor */
 236
 237 #define CONFIG_FLASH_CFI_DRIVER
 238 #define CONFIG_SYS_FLASH_CFI
 239 #define CONFIG_SYS_FLASH_EMPTY_INFO
 240 #define CONFIG_SYS_FLASH_AMD_CHECK_DQ7
 241
 242 #define CONFIG_BOARD_EARLY_INIT_R       /* call board_early_init_r function */
 243
 244 #define CONFIG_FSL_PIXIS        1       /* use common PIXIS code */
 245 #define PIXIS_BASE      0xffdf0000      /* PIXIS registers */
 246 #ifdef CONFIG_PHYS_64BIT
 247 #define PIXIS_BASE_PHYS 0xfffdf0000ull
 248 #else
 249 #define PIXIS_BASE_PHYS PIXIS_BASE
 250 #endif
 251
 252 #define CONFIG_SYS_BR3_PRELIM   (BR_PHYS_ADDR(PIXIS_BASE_PHYS) | BR_PS_8 | BR_V)
 253 #define CONFIG_SYS_OR3_PRELIM           0xffffeff7      /* 32KB but only 4k mapped */
 254
 255 #define PIXIS_ID                0x0     /* Board ID at offset 0 */
 256 #define PIXIS_VER               0x1     /* Board version at offset 1 */
 257 #define PIXIS_PVER              0x2     /* PIXIS FPGA version at offset 2 */
 258 #define PIXIS_CSR               0x3     /* PIXIS General control/status register */
 259 #define PIXIS_RST               0x4     /* PIXIS Reset Control register */
 260 #define PIXIS_PWR               0x5     /* PIXIS Power status register */
 261 #define PIXIS_AUX               0x6     /* Auxiliary 1 register */
 262 #define PIXIS_SPD               0x7     /* Register for SYSCLK speed */
 263 #define PIXIS_AUX2              0x8     /* Auxiliary 2 register */
 264 #define PIXIS_VCTL              0x10    /* VELA Control Register */
 265 #define PIXIS_VSTAT             0x11    /* VELA Status Register */
 266 #define PIXIS_VCFGEN0           0x12    /* VELA Config Enable 0 */
 267 #define PIXIS_VCFGEN1           0x13    /* VELA Config Enable 1 */
 268 #define PIXIS_VCORE0            0x14    /* VELA VCORE0 Register */
 269 #define PIXIS_VBOOT             0x16    /* VELA VBOOT Register */
 270 #define PIXIS_VSPEED0           0x17    /* VELA VSpeed 0 */
 271 #define PIXIS_VSPEED1           0x18    /* VELA VSpeed 1 */
 272 #define PIXIS_VSPEED2           0x19    /* VELA VSpeed 2 */
 273 #define PIXIS_VSYSCLK0          0x19    /* VELA SYSCLK0 Register */
 274 #define PIXIS_VSYSCLK1          0x1A    /* VELA SYSCLK1 Register */
 275 #define PIXIS_VSYSCLK2          0x1B    /* VELA SYSCLK2 Register */
 276 #define PIXIS_VDDRCLK0          0x1C    /* VELA DDRCLK0 Register */
 277 #define PIXIS_VDDRCLK1          0x1D    /* VELA DDRCLK1 Register */
 278 #define PIXIS_VDDRCLK2          0x1E    /* VELA DDRCLK2 Register */
 279
 280 #define PIXIS_VWATCH            0x24    /* Watchdog Register */
 281 #define PIXIS_LED               0x25    /* LED Register */
 282
 283 /* old pixis referenced names */
 284 #define PIXIS_VCLKH             0x19    /* VELA VCLKH register */
 285 #define PIXIS_VCLKL             0x1A    /* VELA VCLKL register */
 286 #define CONFIG_SYS_PIXIS_VBOOT_MASK     0xc0
 287 #define PIXIS_VSPEED2_TSEC1SER  0x8
 288 #define PIXIS_VSPEED2_TSEC2SER  0x4
 289 #define PIXIS_VSPEED2_TSEC3SER  0x2
 290 #define PIXIS_VSPEED2_TSEC4SER  0x1
 291 #define PIXIS_VCFGEN1_TSEC1SER  0x20
 292 #define PIXIS_VCFGEN1_TSEC2SER  0x20
 293 #define PIXIS_VCFGEN1_TSEC3SER  0x20
 294 #define PIXIS_VCFGEN1_TSEC4SER  0x20
 295 #define PIXIS_VSPEED2_MASK      (PIXIS_VSPEED2_TSEC1SER \
 296                                         | PIXIS_VSPEED2_TSEC2SER \
 297                                         | PIXIS_VSPEED2_TSEC3SER \
 298                                         | PIXIS_VSPEED2_TSEC4SER)
 299 #define PIXIS_VCFGEN1_MASK      (PIXIS_VCFGEN1_TSEC1SER \
 300                                         | PIXIS_VCFGEN1_TSEC2SER \
 301                                         | PIXIS_VCFGEN1_TSEC3SER \
 302                                         | PIXIS_VCFGEN1_TSEC4SER)
 303
 304 #define CONFIG_SYS_INIT_RAM_LOCK        1
 305 #define CONFIG_SYS_INIT_RAM_ADDR        0xffd00000      /* Initial L1 address */
 306 #define CONFIG_SYS_INIT_RAM_END 0x00004000      /* End of used area in RAM */
 307
 308 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* num bytes initial data */
 309 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 310 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 311
 312 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 313 #define CONFIG_SYS_MALLOC_LEN           (1024 * 1024)   /* Reserved for malloc */
 314
 315 #define CONFIG_SYS_NAND_BASE            0xffa00000
 316 #ifdef CONFIG_PHYS_64BIT
 317 #define CONFIG_SYS_NAND_BASE_PHYS       0xfffa00000ull
 318 #else
 319 #define CONFIG_SYS_NAND_BASE_PHYS       CONFIG_SYS_NAND_BASE
 320 #endif
 321 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE,\
 322                                 CONFIG_SYS_NAND_BASE + 0x40000, \
 323                                 CONFIG_SYS_NAND_BASE + 0x80000,\
 324                                 CONFIG_SYS_NAND_BASE + 0xC0000}
 325 #define CONFIG_SYS_MAX_NAND_DEVICE      4
 326 #define CONFIG_MTD_NAND_VERIFY_WRITE
 327 #define CONFIG_CMD_NAND                 1
 328 #define CONFIG_NAND_FSL_ELBC            1
 329 #define CONFIG_SYS_NAND_BLOCK_SIZE      (128 * 1024)
 330
 331 /* NAND flash config */
 332 #define CONFIG_NAND_BR_PRELIM  (BR_PHYS_ADDR(CONFIG_SYS_NAND_BASE_PHYS) \
 333                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 334                                 | BR_PS_8               /* Port Size = 8bit */ \
 335                                 | BR_MS_FCM             /* MSEL = FCM */ \
 336                                 | BR_V)                 /* valid */
 337 #define CONFIG_NAND_OR_PRELIM  (0xFFFC0000              /* length 256K */ \
 338                                 | OR_FCM_PGS            /* Large Page*/ \
 339                                 | OR_FCM_CSCT \
 340                                 | OR_FCM_CST \
 341                                 | OR_FCM_CHT \
 342                                 | OR_FCM_SCY_1 \
 343                                 | OR_FCM_TRLX \
 344                                 | OR_FCM_EHTR)
 345
 346 #define CONFIG_SYS_BR0_PRELIM  CONFIG_FLASH_BR_PRELIM  /* NOR Base Address */
 347 #define CONFIG_SYS_OR0_PRELIM  CONFIG_FLASH_OR_PRELIM  /* NOR Options */
 348 #define CONFIG_SYS_BR2_PRELIM  CONFIG_NAND_BR_PRELIM  /* NAND Base Address */
 349 #define CONFIG_SYS_OR2_PRELIM  CONFIG_NAND_OR_PRELIM  /* NAND Options */
 350
 351 #define CONFIG_SYS_BR4_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x40000))\
 352                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 353                                 | BR_PS_8               /* Port Size = 8bit */ \
 354                                 | BR_MS_FCM             /* MSEL = FCM */ \
 355                                 | BR_V)                 /* valid */
 356 #define CONFIG_SYS_OR4_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 357 #define CONFIG_SYS_BR5_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0x80000))\
 358                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 359                                 | BR_PS_8               /* Port Size = 8bit */ \
 360                                 | BR_MS_FCM             /* MSEL = FCM */ \
 361                                 | BR_V)                 /* valid */
 362 #define CONFIG_SYS_OR5_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 363
 364 #define CONFIG_SYS_BR6_PRELIM  (BR_PHYS_ADDR((CONFIG_SYS_NAND_BASE_PHYS + 0xc0000))\
 365                                 | (2<<BR_DECC_SHIFT)    /* Use HW ECC */ \
 366                                 | BR_PS_8               /* Port Size = 8bit */ \
 367                                 | BR_MS_FCM             /* MSEL = FCM */ \
 368                                 | BR_V)                 /* valid */
 369 #define CONFIG_SYS_OR6_PRELIM  CONFIG_NAND_OR_PRELIM    /* NAND Options */
 370
 371 /* Serial Port - controlled on board with jumper J8
 372  * open - index 2
 373  * shorted - index 1
 374  */
 375 #define CONFIG_CONS_INDEX       1
 376 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 377 #define CONFIG_SYS_NS16550
 378 #define CONFIG_SYS_NS16550_SERIAL
 379 #define CONFIG_SYS_NS16550_REG_SIZE     1
 380 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 381
 382 #define CONFIG_SYS_BAUDRATE_TABLE       \
 383         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 384
 385 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 386 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 387
 388 /* Use the HUSH parser */
 389 #define CONFIG_SYS_HUSH_PARSER
 390 #ifdef  CONFIG_SYS_HUSH_PARSER
 391 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
 392 #endif
 393
 394 /*
 395  * Pass open firmware flat tree
 396  */
 397 #define CONFIG_OF_LIBFDT                1
 398 #define CONFIG_OF_BOARD_SETUP           1
 399 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
 400
 401 #define CONFIG_SYS_64BIT_VSPRINTF       1
 402 #define CONFIG_SYS_64BIT_STRTOUL        1
 403
 404 /* new uImage format support */
 405 #define CONFIG_FIT              1
 406 #define CONFIG_FIT_VERBOSE      1 /* enable fit_format_{error,warning}() */
 407
 408 /* I2C */
 409 #define CONFIG_FSL_I2C          /* Use FSL common I2C driver */
 410 #define CONFIG_HARD_I2C         /* I2C with hardware support */
 411 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 412 #define CONFIG_I2C_MULTI_BUS
 413 #define CONFIG_I2C_CMD_TREE
 414 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address */
 415 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 416 #define CONFIG_SYS_I2C_SLAVE            0x7F
 417 #define CONFIG_SYS_I2C_NOPROBES {{0,0x29}}/* Don't probe these addrs */
 418 #define CONFIG_SYS_I2C_OFFSET           0x3000
 419 #define CONFIG_SYS_I2C2_OFFSET          0x3100
 420
 421 /*
 422  * I2C2 EEPROM
 423  */
 424 #define CONFIG_ID_EEPROM
 425 #ifdef CONFIG_ID_EEPROM
 426 #define CONFIG_SYS_I2C_EEPROM_NXID
 427 #endif
 428 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57
 429 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 430 #define CONFIG_SYS_EEPROM_BUS_NUM       0
 431
 432 /*
 433  * General PCI
 434  * Memory space is mapped 1-1, but I/O space must start from 0.
 435  */
 436
 437 /* controller 3, Slot 1, tgtid 3, Base address b000 */
 438 #define CONFIG_SYS_PCIE3_MEM_VIRT       0x80000000
 439 #ifdef CONFIG_PHYS_64BIT
 440 #define CONFIG_SYS_PCIE3_MEM_BUS        0xc0000000
 441 #define CONFIG_SYS_PCIE3_MEM_PHYS       0xc00000000ull
 442 #else
 443 #define CONFIG_SYS_PCIE3_MEM_BUS        0x80000000
 444 #define CONFIG_SYS_PCIE3_MEM_PHYS       0x80000000
 445 #endif
 446 #define CONFIG_SYS_PCIE3_MEM_SIZE       0x20000000      /* 512M */
 447 #define CONFIG_SYS_PCIE3_IO_VIRT        0xffc00000
 448 #define CONFIG_SYS_PCIE3_IO_BUS         0x00000000
 449 #ifdef CONFIG_PHYS_64BIT
 450 #define CONFIG_SYS_PCIE3_IO_PHYS        0xfffc00000ull
 451 #else
 452 #define CONFIG_SYS_PCIE3_IO_PHYS        0xffc00000
 453 #endif
 454 #define CONFIG_SYS_PCIE3_IO_SIZE        0x00010000      /* 64k */
 455
 456 /* controller 2, direct to uli, tgtid 2, Base address 9000 */
 457 #define CONFIG_SYS_PCIE2_MEM_VIRT       0xa0000000
 458 #ifdef CONFIG_PHYS_64BIT
 459 #define CONFIG_SYS_PCIE2_MEM_BUS        0xc0000000
 460 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xc20000000ull
 461 #else
 462 #define CONFIG_SYS_PCIE2_MEM_BUS        0xa0000000
 463 #define CONFIG_SYS_PCIE2_MEM_PHYS       0xa0000000
 464 #endif
 465 #define CONFIG_SYS_PCIE2_MEM_SIZE       0x20000000      /* 512M */
 466 #define CONFIG_SYS_PCIE2_IO_VIRT        0xffc10000
 467 #define CONFIG_SYS_PCIE2_IO_BUS         0x00000000
 468 #ifdef CONFIG_PHYS_64BIT
 469 #define CONFIG_SYS_PCIE2_IO_PHYS        0xfffc10000ull
 470 #else
 471 #define CONFIG_SYS_PCIE2_IO_PHYS        0xffc10000
 472 #endif
 473 #define CONFIG_SYS_PCIE2_IO_SIZE        0x00010000      /* 64k */
 474
 475 /* controller 1, Slot 2, tgtid 1, Base address a000 */
 476 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xc0000000
 477 #ifdef CONFIG_PHYS_64BIT
 478 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 479 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc40000000ull
 480 #else
 481 #define CONFIG_SYS_PCIE1_MEM_BUS        0xc0000000
 482 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc0000000
 483 #endif
 484 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 485 #define CONFIG_SYS_PCIE1_IO_VIRT        0xffc20000
 486 #define CONFIG_SYS_PCIE1_IO_BUS         0x00000000
 487 #ifdef CONFIG_PHYS_64BIT
 488 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfffc20000ull
 489 #else
 490 #define CONFIG_SYS_PCIE1_IO_PHYS        0xffc20000
 491 #endif
 492 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00010000      /* 64k */
 493
 494 #if defined(CONFIG_PCI)
 495
 496 /*PCIE video card used*/
 497 #define VIDEO_IO_OFFSET         CONFIG_SYS_PCIE1_IO_VIRT
 498
 499 /* video */
 500 #define CONFIG_VIDEO
 501
 502 #if defined(CONFIG_VIDEO)
 503 #define CONFIG_BIOSEMU
 504 #define CONFIG_CFB_CONSOLE
 505 #define CONFIG_VIDEO_SW_CURSOR
 506 #define CONFIG_VGA_AS_SINGLE_DEVICE
 507 #define CONFIG_ATI_RADEON_FB
 508 #define CONFIG_VIDEO_LOGO
 509 /*#define CONFIG_CONSOLE_CURSOR*/
 510 #define CONFIG_SYS_ISA_IO_BASE_ADDRESS VIDEO_IO_OFFSET
 511 #endif
 512
 513 #define CONFIG_NET_MULTI
 514 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
 515
 516 #undef CONFIG_EEPRO100
 517 #undef CONFIG_TULIP
 518 #define CONFIG_RTL8139
 519
 520 #ifdef CONFIG_RTL8139
 521 /* This macro is used by RTL8139 but not defined in PPC architecture */
 522 #define KSEG1ADDR(x)            (x)
 523 #define _IO_BASE        0x00000000
 524 #endif
 525
 526 #ifndef CONFIG_PCI_PNP
 527         #define PCI_ENET0_IOADDR        CONFIG_SYS_PCIE3_IO_BUS
 528         #define PCI_ENET0_MEMADDR       CONFIG_SYS_PCIE3_IO_BUS
 529         #define PCI_IDSEL_NUMBER        0x11    /* IDSEL = AD11 */
 530 #endif
 531
 532 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 533 #define CONFIG_DOS_PARTITION
 534 #define CONFIG_SCSI_AHCI
 535
 536 #ifdef CONFIG_SCSI_AHCI
 537 #define CONFIG_SATA_ULI5288
 538 #define CONFIG_SYS_SCSI_MAX_SCSI_ID     4
 539 #define CONFIG_SYS_SCSI_MAX_LUN 1
 540 #define CONFIG_SYS_SCSI_MAX_DEVICE      (CONFIG_SYS_SCSI_MAX_SCSI_ID * CONFIG_SYS_SCSI_MAX_LUN)
 541 #define CONFIG_SYS_SCSI_MAXDEVICE       CONFIG_SYS_SCSI_MAX_DEVICE
 542 #endif /* SCSI */
 543
 544 #endif  /* CONFIG_PCI */
 545
 546
 547 #if defined(CONFIG_TSEC_ENET)
 548
 549 #ifndef CONFIG_NET_MULTI
 550 #define CONFIG_NET_MULTI        1
 551 #endif
 552
 553 #define CONFIG_MII              1       /* MII PHY management */
 554 #define CONFIG_MII_DEFAULT_TSEC 1       /* Allow unregistered phys */
 555 #define CONFIG_TSEC1    1
 556 #define CONFIG_TSEC1_NAME       "eTSEC1"
 557 #define CONFIG_TSEC2    1
 558 #define CONFIG_TSEC2_NAME       "eTSEC2"
 559 #define CONFIG_TSEC3    1
 560 #define CONFIG_TSEC3_NAME       "eTSEC3"
 561
 562 #define CONFIG_PIXIS_SGMII_CMD
 563 #define CONFIG_FSL_SGMII_RISER  1
 564 #define SGMII_RISER_PHY_OFFSET  0x1b
 565
 566 #ifdef CONFIG_FSL_SGMII_RISER
 567 #define CONFIG_SYS_TBIPA_VALUE          0x10 /* avoid conflict with eTSEC4 paddr */
 568 #endif
 569
 570 #define TSEC1_PHY_ADDR          0
 571 #define TSEC2_PHY_ADDR          1
 572 #define TSEC3_PHY_ADDR          2
 573
 574 #define TSEC1_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 575 #define TSEC2_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 576 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 577
 578 #define TSEC1_PHYIDX            0
 579 #define TSEC2_PHYIDX            0
 580 #define TSEC3_PHYIDX            0
 581
 582 #define CONFIG_ETHPRIME         "eTSEC1"
 583
 584 #define CONFIG_PHY_GIGE         1       /* Include GbE speed/duplex detection */
 585 #endif  /* CONFIG_TSEC_ENET */
 586
 587 /*
 588  * Environment
 589  */
 590 #define CONFIG_ENV_IS_IN_FLASH  1
 591 #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
 592 #define CONFIG_ENV_ADDR         0xfff80000
 593 #else
 594 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 595 #endif
 596 #define CONFIG_ENV_SIZE         0x2000
 597 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K (one sector) */
 598
 599 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 600 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 601
 602 /*
 603  * Command line configuration.
 604  */
 605 #include <config_cmd_default.h>
 606
 607 #define CONFIG_CMD_IRQ
 608 #define CONFIG_CMD_PING
 609 #define CONFIG_CMD_I2C
 610 #define CONFIG_CMD_MII
 611 #define CONFIG_CMD_ELF
 612 #define CONFIG_CMD_IRQ
 613 #define CONFIG_CMD_SETEXPR
 614
 615 #if defined(CONFIG_PCI)
 616 #define CONFIG_CMD_PCI
 617 #define CONFIG_CMD_BEDBUG
 618 #define CONFIG_CMD_NET
 619 #define CONFIG_CMD_SCSI
 620 #define CONFIG_CMD_EXT2
 621 #endif
 622
 623 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 624
 625 /*
 626  * Miscellaneous configurable options
 627  */
 628 #define CONFIG_SYS_LONGHELP                     /* undef to save memory */
 629 #define CONFIG_CMDLINE_EDITING          /* Command-line editing */
 630 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 631 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt */
 632 #if defined(CONFIG_CMD_KGDB)
 633 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size */
 634 #else
 635 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size */
 636 #endif
 637 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 638 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
 639 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 640 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
 641
 642 /*
 643  * For booting Linux, the board info and command line data
 644  * have to be in the first 8 MB of memory, since this is
 645  * the maximum mapped by the Linux kernel during initialization.
 646  */
 647 #define CONFIG_SYS_BOOTMAPSZ    (8 << 20)       /* Initial Memory map for Linux*/
 648
 649 /*
 650  * Internal Definitions
 651  *
 652  * Boot Flags
 653  */
 654 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH */
 655 #define BOOTFLAG_WARM   0x02            /* Software reboot */
 656
 657 #if defined(CONFIG_CMD_KGDB)
 658 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 659 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 660 #endif
 661
 662 /*
 663  * Environment Configuration
 664  */
 665
 666 /* The mac addresses for all ethernet interface */
 667 #if defined(CONFIG_TSEC_ENET)
 668 #define CONFIG_HAS_ETH0
 669 #define CONFIG_ETHADDR  00:E0:0C:02:00:FD
 670 #define CONFIG_HAS_ETH1
 671 #define CONFIG_ETH1ADDR 00:E0:0C:02:01:FD
 672 #define CONFIG_HAS_ETH2
 673 #define CONFIG_ETH2ADDR 00:E0:0C:02:02:FD
 674 #define CONFIG_HAS_ETH3
 675 #define CONFIG_ETH3ADDR 00:E0:0C:02:03:FD
 676 #endif
 677
 678 #define CONFIG_IPADDR           192.168.1.254
 679
 680 #define CONFIG_HOSTNAME         unknown
 681 #define CONFIG_ROOTPATH         /opt/nfsroot
 682 #define CONFIG_BOOTFILE         uImage
 683 #define CONFIG_UBOOTPATH        u-boot.bin      /* U-Boot image on TFTP server */
 684
 685 #define CONFIG_SERVERIP         192.168.1.1
 686 #define CONFIG_GATEWAYIP        192.168.1.1
 687 #define CONFIG_NETMASK          255.255.255.0
 688
 689 /* default location for tftp and bootm */
 690 #define CONFIG_LOADADDR         1000000
 691
 692 #define CONFIG_BOOTDELAY 10     /* -1 disables auto-boot */
 693 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 694
 695 #define CONFIG_BAUDRATE 115200
 696
 697 #define CONFIG_EXTRA_ENV_SETTINGS                               \
 698  "perf_mode=stable\0"                   \
 699  "memctl_intlv_ctl=2\0"                                         \
 700  "netdev=eth0\0"                                                \
 701  "uboot=" MK_STR(CONFIG_UBOOTPATH) "\0"                         \
 702  "tftpflash=tftpboot $loadaddr $uboot; "                        \
 703         "protect off " MK_STR(TEXT_BASE) " +$filesize; "        \
 704         "erase " MK_STR(TEXT_BASE) " +$filesize; "              \
 705         "cp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize; "      \
 706         "protect on " MK_STR(TEXT_BASE) " +$filesize; "         \
 707         "cmp.b $loadaddr " MK_STR(TEXT_BASE) " $filesize\0"     \
 708  "consoledev=ttyS0\0"                           \
 709  "ramdiskaddr=2000000\0"                        \
 710  "ramdiskfile=p2020ds/ramdisk.uboot\0"          \
 711  "fdtaddr=c00000\0"                             \
 712  "fdtfile=p2020ds/p2020ds.dtb\0"                \
 713  "bdev=sda3\0"
 714
 715 #define CONFIG_HDBOOT                           \
 716  "setenv bootargs root=/dev/$bdev rw "          \
 717  "console=$consoledev,$baudrate $othbootargs;"  \
 718  "tftp $loadaddr $bootfile;"                    \
 719  "tftp $fdtaddr $fdtfile;"                      \
 720  "bootm $loadaddr - $fdtaddr"
 721
 722 #define CONFIG_NFSBOOTCOMMAND           \
 723  "setenv bootargs root=/dev/nfs rw "    \
 724  "nfsroot=$serverip:$rootpath "         \
 725  "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 726  "console=$consoledev,$baudrate $othbootargs;"  \
 727  "tftp $loadaddr $bootfile;"            \
 728  "tftp $fdtaddr $fdtfile;"              \
 729  "bootm $loadaddr - $fdtaddr"
 730
 731 #define CONFIG_RAMBOOTCOMMAND           \
 732  "setenv bootargs root=/dev/ram rw "    \
 733  "console=$consoledev,$baudrate $othbootargs;"  \
 734  "tftp $ramdiskaddr $ramdiskfile;"      \
 735  "tftp $loadaddr $bootfile;"            \
 736  "tftp $fdtaddr $fdtfile;"              \
 737  "bootm $loadaddr $ramdiskaddr $fdtaddr"
 738
 739 #define CONFIG_BOOTCOMMAND              CONFIG_HDBOOT
 740
 741 #endif  /* __CONFIG_H */