include/configs/OXC.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /* ------------------------------------------------------------------------- */
  25
  26 /*
  27  * board/config.h - configuration options, board specific
  28  */
  29
  30 #ifndef __CONFIG_H
  31 #define __CONFIG_H
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37
  38 #define CONFIG_MPC824X          1
  39 #define CONFIG_MPC8240          1
  40 #define CONFIG_OXC              1
  41
  42 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  43
  44 #define CONFIG_IDENT_STRING     " [oxc] "
  45
  46 #define CONFIG_WATCHDOG         1
  47 #define CONFIG_SHOW_ACTIVITY    1
  48 #define CONFIG_SHOW_BOOT_PROGRESS 1
  49
  50 #define CONFIG_CONS_INDEX       1
  51 #define CONFIG_BAUDRATE         9600
  52 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
  53
  54
  55 /*
  56  * Command line configuration.
  57  */
  58 #include <config_cmd_default.h>
  59
  60 #define CONFIG_CMD_ELF
  61
  62
  63 /*
  64  * Miscellaneous configurable options
  65  */
  66 #define CFG_LONGHELP            1               /* undef to save memory         */
  67 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
  68 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
  69 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size    */
  70 #define CFG_MAXARGS             16              /* max number of command args   */
  71 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
  72 #define CFG_LOAD_ADDR           0x00100000      /* default load address         */
  73 #define CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
  74
  75 #define CONFIG_MISC_INIT_R      1               /* call misc_init_r() on init   */
  76
  77 /*-----------------------------------------------------------------------
  78  * Boot options
  79  */
  80
  81 #define CONFIG_SERVERIP         10.0.0.1
  82 #define CONFIG_GATEWAYIP        10.0.0.1
  83 #define CONFIG_NETMASK          255.255.255.0
  84 #define CONFIG_LOADADDR         0x10000
  85 #define CONFIG_BOOTFILE         "/mnt/ide0/p2/usr/tftp/oxc.elf"
  86 #define CONFIG_BOOTCOMMAND      "tftp 0x10000 ; bootelf 0x10000"
  87 #define CONFIG_BOOTDELAY        10
  88
  89 #define CFG_OXC_GENERATE_IP     1               /* Generate IP automatically    */
  90 #define CFG_OXC_IPMASK          0x0A000000      /* 10.0.0.x                     */
  91
  92 /*-----------------------------------------------------------------------
  93  * PCI stuff
  94  */
  95
  96 #define CONFIG_PCI                              /* include pci support          */
  97
  98 #define CONFIG_NET_MULTI                        /* Multi ethernet cards support */
  99
 100 #define CONFIG_EEPRO100                         /* Ethernet Express PRO 100     */
 101 #define CFG_RX_ETH_BUFFER       8               /* use 8 rx buffer on eepro100  */
 102
 103 #define PCI_ENET0_IOADDR        0x80000000
 104 #define PCI_ENET0_MEMADDR       0x80000000
 105 #define PCI_ENET1_IOADDR        0x81000000
 106 #define PCI_ENET1_MEMADDR       0x81000000
 107
 108 /*-----------------------------------------------------------------------
 109  * FLASH
 110  */
 111
 112 #define CFG_FLASH_PRELIMBASE    0xFF800000
 113 #define CFG_FLASH_BASE          (0-flash_info[0].size)
 114
 115 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 116 #define CFG_MAX_FLASH_SECT      32      /* max number of sectors on one chip    */
 117
 118 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 119 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 120
 121 /*-----------------------------------------------------------------------
 122  * RAM
 123  */
 124
 125 #define CFG_SDRAM_BASE          0x00000000
 126 #define CFG_MAX_RAM_SIZE        0x10000000
 127
 128 #define CFG_RESET_ADDRESS       0xFFF00100
 129
 130 #define CFG_MONITOR_BASE        TEXT_BASE
 131 #define CFG_MONITOR_LEN         0x00030000
 132
 133 #if (CFG_MONITOR_BASE < CFG_FLASH_PRELIMBASE)
 134 # define CFG_RAMBOOT            1
 135 #else
 136 # undef CFG_RAMBOOT
 137 #endif
 138
 139 #define CFG_INIT_RAM_ADDR       0x40000000
 140 #define CFG_INIT_RAM_END        0x1000
 141
 142 #define CFG_GBL_DATA_SIZE       128
 143 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 144 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 145
 146 #define CFG_MALLOC_LEN          (512 << 10)     /* Reserve 512 kB for malloc()  */
 147
 148 #define CFG_MEMTEST_START       0x00000000      /* memtest works on             */
 149 #define CFG_MEMTEST_END         0x04000000      /* 0 ... 32 MB in DRAM          */
 150
 151 /*-----------------------------------------------------------------------
 152  * Memory mapping
 153  */
 154
 155 #define CFG_CPLD_BASE           0xff000000      /* CPLD registers */
 156 #define CFG_CPLD_WATCHDOG       (CFG_CPLD_BASE)                 /* Watchdog */
 157 #define CFG_CPLD_RESET          (CFG_CPLD_BASE + 0x040000)      /* Minor resets */
 158 #define CFG_UART_BASE           (CFG_CPLD_BASE + 0x700000)      /* debug UART */
 159
 160 /*-----------------------------------------------------------------------
 161  * NS16550 Configuration
 162  */
 163
 164 #define CFG_NS16550
 165 #define CFG_NS16550_SERIAL
 166 #define CFG_NS16550_REG_SIZE    -4
 167 #define CFG_NS16550_CLK         1843200
 168 #define CFG_NS16550_COM1        CFG_UART_BASE
 169
 170 /*-----------------------------------------------------------------------
 171  * I2C Bus
 172  */
 173
 174 #define CONFIG_I2C              1               /* I2C support on ... */
 175 #define CONFIG_HARD_I2C         1               /* ... hardware one */
 176 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
 177 #define CFG_I2C_SLAVE           0x7F            /* I2C slave address */
 178
 179 #define CFG_I2C_EXPANDER0_ADDR  0x20            /* PCF8574 expander 0 addrerr */
 180 #define CFG_I2C_EXPANDER1_ADDR  0x21            /* PCF8574 expander 1 addrerr */
 181 #define CFG_I2C_EXPANDER2_ADDR  0x26            /* PCF8574 expander 2 addrerr */
 182
 183 /*-----------------------------------------------------------------------
 184  * Environment
 185  */
 186
 187 #define CFG_ENV_IS_IN_FLASH     1
 188 #define CFG_ENV_ADDR            0xFFF30000      /* Offset of Environment Sector */
 189 #define CFG_ENV_SIZE            0x00010000      /* Total Size of Environment Sector */
 190 #define CFG_ENV_IS_EMBEDDED     1               /* short-cut compile-time test  */
 191 #define CONFIG_ENV_OVERWRITE    1               /* Allow modifying the environment */
 192
 193 /*
 194  * Low Level Configuration Settings
 195  * (address mappings, register initial values, etc.)
 196  * You should know what you are doing if you make changes here.
 197  */
 198
 199 #define CONFIG_SYS_CLK_FREQ  33000000   /* external frequency to pll */
 200 #define CONFIG_PLL_PCI_TO_MEM_MULTIPLIER  2
 201
 202 #define CFG_EUMB_ADDR           0xFC000000
 203
 204 /* MCCR1 */
 205 #define CFG_ROMNAL              0       /* rom/flash next access time           */
 206 #define CFG_ROMFAL              19      /* rom/flash access time                */
 207
 208 /* MCCR2 */
 209 #define CFG_ASRISE              15      /* ASRISE=15 clocks                     */
 210 #define CFG_ASFALL              3       /* ASFALL=3 clocks                      */
 211 #define CFG_REFINT              1000    /* REFINT=1000 clocks                   */
 212
 213 /* MCCR3 */
 214 #define CFG_BSTOPRE             0x35c   /* Burst To Precharge                   */
 215 #define CFG_REFREC              7       /* Refresh to activate interval         */
 216 #define CFG_RDLAT               4       /* data latency from read command       */
 217
 218 /* MCCR4 */
 219 #define CFG_PRETOACT            2       /* Precharge to activate interval       */
 220 #define CFG_ACTTOPRE            5       /* Activate to Precharge interval       */
 221 #define CFG_ACTORW              2       /* Activate to R/W                      */
 222 #define CFG_SDMODE_CAS_LAT      3       /* SDMODE CAS latency                   */
 223 #define CFG_SDMODE_WRAP         0       /* SDMODE wrap type                     */
 224 #define CFG_SDMODE_BURSTLEN     3       /* SDMODE Burst length 2=4, 3=8         */
 225 #define CFG_REGISTERD_TYPE_BUFFER   1
 226
 227 /* memory bank settings*/
 228 /*
 229  * only bits 20-29 are actually used from these vales to set the
 230  * start/end address the upper two bits will be 0, and the lower 20
 231  * bits will be set to 0x00000 for a start address, or 0xfffff for an
 232  * end address
 233  */
 234 #define CFG_BANK0_START         0x00000000
 235 #define CFG_BANK0_END           (CFG_MAX_RAM_SIZE - 1)
 236 #define CFG_BANK0_ENABLE        1
 237 #define CFG_BANK1_START         0x00000000
 238 #define CFG_BANK1_END           0x00000000
 239 #define CFG_BANK1_ENABLE        0
 240 #define CFG_BANK2_START         0x00000000
 241 #define CFG_BANK2_END           0x00000000
 242 #define CFG_BANK2_ENABLE        0
 243 #define CFG_BANK3_START         0x00000000
 244 #define CFG_BANK3_END           0x00000000
 245 #define CFG_BANK3_ENABLE        0
 246 #define CFG_BANK4_START         0x00000000
 247 #define CFG_BANK4_END           0x00000000
 248 #define CFG_BANK4_ENABLE        0
 249 #define CFG_BANK5_START         0x00000000
 250 #define CFG_BANK5_END           0x00000000
 251 #define CFG_BANK5_ENABLE        0
 252 #define CFG_BANK6_START         0x00000000
 253 #define CFG_BANK6_END           0x00000000
 254 #define CFG_BANK6_ENABLE        0
 255 #define CFG_BANK7_START         0x00000000
 256 #define CFG_BANK7_END           0x00000000
 257 #define CFG_BANK7_ENABLE        0
 258 /*
 259  * Memory bank enable bitmask, specifying which of the banks defined above
 260  are actually present. MSB is for bank #7, LSB is for bank #0.
 261  */
 262 #define CFG_BANK_ENABLE         0x01
 263
 264 #define CFG_ODCR                0xff    /* configures line driver impedances,   */
 265                                         /* see 8240 book for bit definitions    */
 266 #define CFG_PGMAX               0x32    /* how long the 8240 retains the        */
 267                                         /* currently accessed page in memory    */
 268                                         /* see 8240 book for details            */
 269
 270 /* SDRAM 0 - 256MB */
 271 #define CFG_IBAT0L      (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 272 #define CFG_IBAT0U      (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 273
 274 /* stack in DCACHE @ 1GB (no backing mem) */
 275 #define CFG_IBAT1L      (CFG_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
 276 #define CFG_IBAT1U      (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 277
 278 /* PCI memory */
 279 #define CFG_IBAT2L      (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 280 #define CFG_IBAT2U      (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 281
 282 /* Flash, config addrs, etc */
 283 #define CFG_IBAT3L      (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
 284 #define CFG_IBAT3U      (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
 285
 286 #define CFG_DBAT0L      CFG_IBAT0L
 287 #define CFG_DBAT0U      CFG_IBAT0U
 288 #define CFG_DBAT1L      CFG_IBAT1L
 289 #define CFG_DBAT1U      CFG_IBAT1U
 290 #define CFG_DBAT2L      CFG_IBAT2L
 291 #define CFG_DBAT2U      CFG_IBAT2U
 292 #define CFG_DBAT3L      CFG_IBAT3L
 293 #define CFG_DBAT3U      CFG_IBAT3U
 294
 295 /*
 296  * For booting Linux, the board info and command line data
 297  * have to be in the first 8 MB of memory, since this is
 298  * the maximum mapped by the Linux kernel during initialization.
 299  */
 300 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 301
 302 /*-----------------------------------------------------------------------
 303  * Cache Configuration
 304  */
 305 #define CFG_CACHELINE_SIZE      32      /* For MPC8240 CPU                      */
 306 #if defined(CONFIG_CMD_KGDB)
 307 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 308 #endif
 309
 310 /*
 311  * Internal Definitions
 312  *
 313  * Boot Flags
 314  */
 315 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH     */
 316 #define BOOTFLAG_WARM           0x02    /* Software reboot                      */
 317
 318 #endif  /* __CONFIG_H */