include/configs/NETVIA.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  26  * U-Boot port on NetVia board
  27  */
  28
  29 #ifndef __CONFIG_H
  30 #define __CONFIG_H
  31
  32 /*
  33  * High Level Configuration Options
  34  * (easy to change)
  35  */
  36
  37 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
  38 #define CONFIG_NETVIA           1       /* ...on a NetVia board         */
  39
  40 #if !defined(CONFIG_NETVIA_VERSION) || CONFIG_NETVIA_VERSION == 1
  41 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  42 #undef  CONFIG_8xx_CONS_SMC2
  43 #undef  CONFIG_8xx_CONS_NONE
  44 #else
  45 #define CONFIG_8xx_CONS_NONE
  46 #define CONFIG_MAX3100_SERIAL
  47 #endif
  48
  49 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  50
  51 #define CONFIG_XIN              10000000
  52 #define CONFIG_8xx_GCLK_FREQ    80000000
  53
  54 #if 0
  55 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  56 #else
  57 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  58 #endif
  59
  60 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  61
  62 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
  63
  64 #undef  CONFIG_BOOTARGS
  65 #define CONFIG_BOOTCOMMAND                                                      \
  66         "tftpboot; "                                                            \
  67         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  68         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  69         "bootm"
  70
  71 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  72 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  73
  74 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  75
  76 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  77
  78 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
  79 #define CONFIG_BOARD_SPECIFIC_LED       /* version has board specific leds */
  80 #endif
  81
  82 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  83
  84 #define CONFIG_BOOTP_MASK               (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE | CONFIG_BOOTP_NISDOMAIN)
  85
  86 #undef CONFIG_MAC_PARTITION
  87 #undef CONFIG_DOS_PARTITION
  88
  89 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  90
  91
  92 /*
  93  * Command line configuration.
  94  */
  95 #include <config_cmd_default.h>
  96
  97 #define CONFIG_CMD_DHCP
  98 #define CONFIG_CMD_PING
  99
 100 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 101 #define CONFIG_CMD_NAND
 102 #endif
 103
 104
 105 #define CONFIG_BOARD_EARLY_INIT_F 1
 106 #define CONFIG_MISC_INIT_R
 107
 108 /*
 109  * Miscellaneous configurable options
 110  */
 111 #define CFG_LONGHELP                    /* undef to save memory         */
 112 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 113 #if defined(CONFIG_CMD_KGDB)
 114 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 115 #else
 116 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 117 #endif
 118 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 119 #define CFG_MAXARGS     16              /* max number of command args   */
 120 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 121
 122 #define CFG_MEMTEST_START       0x0300000       /* memtest works on     */
 123 #define CFG_MEMTEST_END         0x0700000       /* 3 ... 7 MB in DRAM   */
 124
 125 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 126
 127 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 128
 129 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 130
 131 /*
 132  * Low Level Configuration Settings
 133  * (address mappings, register initial values, etc.)
 134  * You should know what you are doing if you make changes here.
 135  */
 136 /*-----------------------------------------------------------------------
 137  * Internal Memory Mapped Register
 138  */
 139 #define CFG_IMMR                0xFF000000
 140
 141 /*-----------------------------------------------------------------------
 142  * Definitions for initial stack pointer and data area (in DPRAM)
 143  */
 144 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 145 #define CFG_INIT_RAM_END        0x3000  /* End of used area in DPRAM    */
 146 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 147 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 148 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 149
 150 /*-----------------------------------------------------------------------
 151  * Start addresses for the final memory configuration
 152  * (Set up by the startup code)
 153  * Please note that CFG_SDRAM_BASE _must_ start at 0
 154  */
 155 #define CFG_SDRAM_BASE          0x00000000
 156 #define CFG_FLASH_BASE          0x40000000
 157 #if defined(DEBUG)
 158 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 159 #else
 160 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
 161 #endif
 162 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 163 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 164
 165 /*
 166  * For booting Linux, the board info and command line data
 167  * have to be in the first 8 MB of memory, since this is
 168  * the maximum mapped by the Linux kernel during initialization.
 169  */
 170 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 171
 172 /*-----------------------------------------------------------------------
 173  * FLASH organization
 174  */
 175 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 176 #define CFG_MAX_FLASH_SECT      8       /* max number of sectors on one chip    */
 177
 178 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 179 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 180
 181 #define CFG_ENV_IS_IN_FLASH     1
 182 #define CFG_ENV_SECT_SIZE       0x10000
 183
 184 #define CFG_ENV_ADDR            (CFG_FLASH_BASE + 0x60000)
 185 #define CFG_ENV_OFFSET          0
 186 #define CFG_ENV_SIZE            0x4000
 187
 188 #define CFG_ENV_ADDR_REDUND     (CFG_FLASH_BASE + 0x70000)
 189 #define CFG_ENV_OFFSET_REDUND   0
 190 #define CFG_ENV_SIZE_REDUND     CFG_ENV_SIZE
 191
 192 /*-----------------------------------------------------------------------
 193  * Cache Configuration
 194  */
 195 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 196 #if defined(CONFIG_CMD_KGDB)
 197 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 198 #endif
 199
 200 /*-----------------------------------------------------------------------
 201  * SYPCR - System Protection Control                            11-9
 202  * SYPCR can only be written once after reset!
 203  *-----------------------------------------------------------------------
 204  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 205  */
 206 #if defined(CONFIG_WATCHDOG)
 207 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 208                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 209 #else
 210 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 211 #endif
 212
 213 /*-----------------------------------------------------------------------
 214  * SIUMCR - SIU Module Configuration                            11-6
 215  *-----------------------------------------------------------------------
 216  * PCMCIA config., multi-function pin tri-state
 217  */
 218 #ifndef CONFIG_CAN_DRIVER
 219 #define CFG_SIUMCR      (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 220 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 221 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 222 #endif  /* CONFIG_CAN_DRIVER */
 223
 224 /*-----------------------------------------------------------------------
 225  * TBSCR - Time Base Status and Control                         11-26
 226  *-----------------------------------------------------------------------
 227  * Clear Reference Interrupt Status, Timebase freezing enabled
 228  */
 229 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 230
 231 /*-----------------------------------------------------------------------
 232  * RTCSC - Real-Time Clock Status and Control Register          11-27
 233  *-----------------------------------------------------------------------
 234  */
 235 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 236
 237 /*-----------------------------------------------------------------------
 238  * PISCR - Periodic Interrupt Status and Control                11-31
 239  *-----------------------------------------------------------------------
 240  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 241  */
 242 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 243
 244 /*-----------------------------------------------------------------------
 245  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 246  *-----------------------------------------------------------------------
 247  * Reset PLL lock status sticky bit, timer expired status bit and timer
 248  * interrupt status bit
 249  *
 250  *
 251  *-----------------------------------------------------------------------
 252  * SCCR - System Clock and reset Control Register               15-27
 253  *-----------------------------------------------------------------------
 254  * Set clock output, timebase and RTC source and divider,
 255  * power management and some other internal clocks
 256  */
 257
 258 #define SCCR_MASK       SCCR_EBDF11
 259
 260 #if CONFIG_8xx_GCLK_FREQ == 50000000
 261
 262 #define CFG_PLPRCR      ( ((5 - 1) << PLPRCR_MF_SHIFT) | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 263 #define CFG_SCCR        (SCCR_TBS     | \
 264                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 265                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 266                          SCCR_DFALCD00)
 267
 268 #elif CONFIG_8xx_GCLK_FREQ == 80000000
 269
 270 #define CFG_PLPRCR      ( ((8 - 1) << PLPRCR_MF_SHIFT) | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 271 #define CFG_SCCR        (SCCR_TBS     | \
 272                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 273                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 274                          SCCR_DFALCD00 | SCCR_EBDF01)
 275
 276 #endif
 277
 278 /*-----------------------------------------------------------------------
 279  *
 280  *-----------------------------------------------------------------------
 281  *
 282  */
 283 /*#define       CFG_DER 0x2002000F*/
 284 #define CFG_DER 0
 285
 286 /*
 287  * Init Memory Controller:
 288  *
 289  * BR0/1 and OR0/1 (FLASH)
 290  */
 291
 292 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 293
 294 /* used to re-map FLASH both when starting from SRAM or FLASH:
 295  * restrict access enough to keep SRAM working (if any)
 296  * but not too much to meddle with FLASH accesses
 297  */
 298 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 299 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 300
 301 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 302 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 303
 304 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 305 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 306 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 307
 308 /*
 309  * BR3 and OR3 (SDRAM)
 310  *
 311  */
 312 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 313 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 314
 315 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 316 #define CFG_OR_TIMING_SDRAM     (OR_CSNT_SAM | OR_G5LS)
 317
 318 #define CFG_OR3_PRELIM  ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CFG_OR_TIMING_SDRAM)
 319 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_PS_32 | BR_V)
 320
 321 /*
 322  * Memory Periodic Timer Prescaler
 323  */
 324
 325 /* periodic timer for refresh */
 326 #define CFG_MAMR_PTA    208
 327
 328 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 329 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 330
 331 /*
 332  * MAMR settings for SDRAM
 333  */
 334
 335 /* 9 column SDRAM */
 336 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 337                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 338                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 339
 340 /*
 341  * Internal Definitions
 342  *
 343  * Boot Flags
 344  */
 345 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 346 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 347
 348 /* Ethernet at SCC2 */
 349 #define CONFIG_SCC2_ENET
 350
 351 #define CONFIG_ARTOS                    /* include ARTOS support */
 352
 353 /****************************************************************/
 354
 355 #define DSP_SIZE        0x00010000      /* 64K */
 356 #define FPGA_SIZE       0x00010000      /* 64K */
 357
 358 #define DSP0_BASE       0xF1000000
 359 #define DSP1_BASE       (DSP0_BASE + DSP_SIZE)
 360 #define FPGA_BASE       (DSP1_BASE + DSP_SIZE)
 361
 362 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 363
 364 #define ER_SIZE         0x00010000      /* 64K */
 365 #define ER_BASE         (FPGA_BASE + FPGA_SIZE)
 366
 367 #define NAND_SIZE       0x00010000      /* 64K */
 368 #define NAND_BASE       (ER_BASE + ER_SIZE)
 369
 370 #endif
 371
 372 /****************************************************************/
 373
 374 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 375
 376 #define STATUS_LED_BIT          0x00000001              /* bit 31 */
 377 #define STATUS_LED_PERIOD       (CFG_HZ / 2)
 378 #define STATUS_LED_STATE        STATUS_LED_BLINKING
 379
 380 #define STATUS_LED_BIT1         0x00000002              /* bit 30 */
 381 #define STATUS_LED_PERIOD1      (CFG_HZ / 2)
 382 #define STATUS_LED_STATE1       STATUS_LED_OFF
 383
 384 #define STATUS_LED_ACTIVE       0               /* LED on for bit == 0  */
 385 #define STATUS_LED_BOOT         0               /* LED 0 used for boot status */
 386
 387 #endif
 388
 389 /*****************************************************************************/
 390
 391 #define CFG_NAND_LEGACY
 392
 393 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 394
 395 /* NAND */
 396 #define CFG_NAND_BASE                   NAND_BASE
 397 #define CONFIG_MTD_NAND_ECC_JFFS2
 398
 399 #define CFG_MAX_NAND_DEVICE             1
 400
 401 #define SECTORSIZE              512
 402 #define ADDR_COLUMN             1
 403 #define ADDR_PAGE               2
 404 #define ADDR_COLUMN_PAGE        3
 405 #define NAND_ChipID_UNKNOWN     0x00
 406 #define NAND_MAX_FLOORS         1
 407 #define NAND_MAX_CHIPS          1
 408
 409 #define NAND_DISABLE_CE(nand) \
 410         do { \
 411                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) |=  0x0040; \
 412         } while(0)
 413
 414 #define NAND_ENABLE_CE(nand) \
 415         do { \
 416                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) &= ~0x0040; \
 417         } while(0)
 418
 419 #define NAND_CTL_CLRALE(nandptr) \
 420         do { \
 421                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) &= ~0x0100; \
 422         } while(0)
 423
 424 #define NAND_CTL_SETALE(nandptr) \
 425         do { \
 426                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) |=  0x0100; \
 427         } while(0)
 428
 429 #define NAND_CTL_CLRCLE(nandptr) \
 430         do { \
 431                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) &= ~0x0080; \
 432         } while(0)
 433
 434 #define NAND_CTL_SETCLE(nandptr) \
 435         do { \
 436                 (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat) |=  0x0080; \
 437         } while(0)
 438
 439 #define NAND_WAIT_READY(nand) \
 440         do { \
 441                 while ((((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pcdat & 0x100) == 0) \
 442                         ; \
 443         } while (0)
 444
 445 #define WRITE_NAND_COMMAND(d, adr) \
 446         do { \
 447                 *(volatile unsigned char *)((unsigned long)(adr)) = (unsigned char)(d); \
 448         } while(0)
 449
 450 #define WRITE_NAND_ADDRESS(d, adr) \
 451         do { \
 452                 *(volatile unsigned char *)((unsigned long)(adr)) = (unsigned char)(d); \
 453         } while(0)
 454
 455 #define WRITE_NAND(d, adr) \
 456         do { \
 457                 *(volatile unsigned char *)((unsigned long)(adr)) = (unsigned char)(d); \
 458         } while(0)
 459
 460 #define READ_NAND(adr) \
 461         ((unsigned char)(*(volatile unsigned char *)(unsigned long)(adr)))
 462
 463 #endif
 464
 465 /*****************************************************************************/
 466
 467 #ifndef __ASSEMBLY__
 468
 469 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 470
 471 /* LEDs */
 472
 473 /* last value written to the external register; we cannot read back */
 474 extern unsigned int last_er_val;
 475
 476 /* led_id_t is unsigned long mask */
 477 typedef unsigned int led_id_t;
 478
 479 static inline void __led_init(led_id_t mask, int state)
 480 {
 481         unsigned int new_er_val;
 482
 483         if (state)
 484                 new_er_val = last_er_val & ~mask;
 485         else
 486                 new_er_val = last_er_val |  mask;
 487
 488         *(volatile unsigned int *)ER_BASE = new_er_val;
 489         last_er_val = new_er_val;
 490 }
 491
 492 static inline void __led_toggle(led_id_t mask)
 493 {
 494         unsigned int new_er_val;
 495
 496         new_er_val = last_er_val ^ mask;
 497         *(volatile unsigned int *)ER_BASE = new_er_val;
 498         last_er_val = new_er_val;
 499 }
 500
 501 static inline void __led_set(led_id_t mask, int state)
 502 {
 503         unsigned int new_er_val;
 504
 505         if (state)
 506                 new_er_val = last_er_val & ~mask;
 507         else
 508                 new_er_val = last_er_val |  mask;
 509
 510         *(volatile unsigned int *)ER_BASE = new_er_val;
 511         last_er_val = new_er_val;
 512 }
 513
 514 /* MAX3100 console */
 515 #define MAX3100_SPI_RXD_PORT    (((volatile immap_t *)CFG_IMMR)->im_cpm.cp_pbdat)
 516 #define MAX3100_SPI_RXD_BIT     0x00000008
 517
 518 #define MAX3100_SPI_TXD_PORT    (((volatile immap_t *)CFG_IMMR)->im_cpm.cp_pbdat)
 519 #define MAX3100_SPI_TXD_BIT     0x00000004
 520
 521 #define MAX3100_SPI_CLK_PORT    (((volatile immap_t *)CFG_IMMR)->im_cpm.cp_pbdat)
 522 #define MAX3100_SPI_CLK_BIT     0x00000002
 523
 524 #define MAX3100_CS_PORT         (((volatile immap_t *)CFG_IMMR)->im_ioport.iop_pddat)
 525 #define MAX3100_CS_BIT          0x0010
 526
 527 #endif
 528
 529 #endif
 530
 531 /*************************************************************************************************/
 532
 533 #endif  /* __CONFIG_H */