include/configs/NETVIA.h

   1 /*
   2  * (C) Copyright 2000-2010
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * Pantelis Antoniou, Intracom S.A., panto@intracom.gr
  10  * U-Boot port on NetVia board
  11  */
  12
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 /*
  17  * High Level Configuration Options
  18  * (easy to change)
  19  */
  20
  21 #define CONFIG_MPC850           1       /* This is a MPC850 CPU         */
  22 #define CONFIG_NETVIA           1       /* ...on a NetVia board         */
  23
  24 #define CONFIG_SYS_TEXT_BASE    0x40000000
  25
  26 #if !defined(CONFIG_NETVIA_VERSION) || CONFIG_NETVIA_VERSION == 1
  27 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  28 #undef  CONFIG_8xx_CONS_SMC2
  29 #undef  CONFIG_8xx_CONS_NONE
  30 #else
  31 #define CONFIG_8xx_CONS_NONE
  32 #define CONFIG_MAX3100_SERIAL
  33 #endif
  34
  35 #define CONFIG_BAUDRATE         115200  /* console baudrate = 115kbps   */
  36
  37 #define CONFIG_XIN              10000000
  38 #define CONFIG_8xx_GCLK_FREQ    80000000
  39
  40 #if 0
  41 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  42 #else
  43 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  44 #endif
  45
  46 #undef  CONFIG_CLOCKS_IN_MHZ    /* clocks NOT passsed to Linux in MHz */
  47
  48 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo"
  49
  50 #undef  CONFIG_BOOTARGS
  51 #define CONFIG_BOOTCOMMAND                                                      \
  52         "tftpboot; "                                                            \
  53         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
  54         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  55         "bootm"
  56
  57 #define CONFIG_LOADS_ECHO       0       /* echo off for serial download */
  58 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
  59
  60 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  61
  62 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  63
  64 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
  65 #define CONFIG_BOARD_SPECIFIC_LED       /* version has board specific leds */
  66 #endif
  67
  68 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  69
  70 /*
  71  * BOOTP options
  72  */
  73 #define CONFIG_BOOTP_SUBNETMASK
  74 #define CONFIG_BOOTP_GATEWAY
  75 #define CONFIG_BOOTP_HOSTNAME
  76 #define CONFIG_BOOTP_BOOTPATH
  77 #define CONFIG_BOOTP_BOOTFILESIZE
  78 #define CONFIG_BOOTP_NISDOMAIN
  79
  80
  81 #undef CONFIG_MAC_PARTITION
  82 #undef CONFIG_DOS_PARTITION
  83
  84 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  85
  86
  87 /*
  88  * Command line configuration.
  89  */
  90 #include <config_cmd_default.h>
  91
  92 #define CONFIG_CMD_DHCP
  93 #define CONFIG_CMD_PING
  94
  95 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
  96 /* #define CONFIG_CMD_NAND */ /* disabled */
  97 #endif
  98
  99
 100 #define CONFIG_BOARD_EARLY_INIT_F 1
 101 #define CONFIG_MISC_INIT_R
 102
 103 /*
 104  * Miscellaneous configurable options
 105  */
 106 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 107 #if defined(CONFIG_CMD_KGDB)
 108 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 109 #else
 110 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 111 #endif
 112 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 113 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 114 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 115
 116 #define CONFIG_SYS_MEMTEST_START        0x0300000       /* memtest works on     */
 117 #define CONFIG_SYS_MEMTEST_END          0x0700000       /* 3 ... 7 MB in DRAM   */
 118
 119 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 120
 121 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 122
 123 /*
 124  * Low Level Configuration Settings
 125  * (address mappings, register initial values, etc.)
 126  * You should know what you are doing if you make changes here.
 127  */
 128 /*-----------------------------------------------------------------------
 129  * Internal Memory Mapped Register
 130  */
 131 #define CONFIG_SYS_IMMR         0xFF000000
 132
 133 /*-----------------------------------------------------------------------
 134  * Definitions for initial stack pointer and data area (in DPRAM)
 135  */
 136 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 137 #define CONFIG_SYS_INIT_RAM_SIZE        0x3000  /* Size of used area in DPRAM   */
 138 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 139 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 140
 141 /*-----------------------------------------------------------------------
 142  * Start addresses for the final memory configuration
 143  * (Set up by the startup code)
 144  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 145  */
 146 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 147 #define CONFIG_SYS_FLASH_BASE           0x40000000
 148 #if defined(DEBUG)
 149 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 150 #else
 151 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 152 #endif
 153 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 154 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 155
 156 /*
 157  * For booting Linux, the board info and command line data
 158  * have to be in the first 8 MB of memory, since this is
 159  * the maximum mapped by the Linux kernel during initialization.
 160  */
 161 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 162
 163 /*-----------------------------------------------------------------------
 164  * FLASH organization
 165  */
 166 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 167 #define CONFIG_SYS_MAX_FLASH_SECT       8       /* max number of sectors on one chip    */
 168
 169 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 170 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 171
 172 #define CONFIG_ENV_IS_IN_FLASH  1
 173 #define CONFIG_ENV_SECT_SIZE    0x10000
 174
 175 #define CONFIG_ENV_ADDR         (CONFIG_SYS_FLASH_BASE + 0x60000)
 176 #define CONFIG_ENV_SIZE         0x4000
 177
 178 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_SYS_FLASH_BASE + 0x70000)
 179 #define CONFIG_ENV_SIZE_REDUND  CONFIG_ENV_SIZE
 180
 181 /*-----------------------------------------------------------------------
 182  * Cache Configuration
 183  */
 184 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 185 #if defined(CONFIG_CMD_KGDB)
 186 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 187 #endif
 188
 189 /*-----------------------------------------------------------------------
 190  * SYPCR - System Protection Control                            11-9
 191  * SYPCR can only be written once after reset!
 192  *-----------------------------------------------------------------------
 193  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 194  */
 195 #if defined(CONFIG_WATCHDOG)
 196 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 197                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 198 #else
 199 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 200 #endif
 201
 202 /*-----------------------------------------------------------------------
 203  * SIUMCR - SIU Module Configuration                            11-6
 204  *-----------------------------------------------------------------------
 205  * PCMCIA config., multi-function pin tri-state
 206  */
 207 #ifndef CONFIG_CAN_DRIVER
 208 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 209 #else   /* we must activate GPL5 in the SIUMCR for CAN */
 210 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01 | SIUMCR_FRC)
 211 #endif  /* CONFIG_CAN_DRIVER */
 212
 213 /*-----------------------------------------------------------------------
 214  * TBSCR - Time Base Status and Control                         11-26
 215  *-----------------------------------------------------------------------
 216  * Clear Reference Interrupt Status, Timebase freezing enabled
 217  */
 218 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 219
 220 /*-----------------------------------------------------------------------
 221  * RTCSC - Real-Time Clock Status and Control Register          11-27
 222  *-----------------------------------------------------------------------
 223  */
 224 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 225
 226 /*-----------------------------------------------------------------------
 227  * PISCR - Periodic Interrupt Status and Control                11-31
 228  *-----------------------------------------------------------------------
 229  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 230  */
 231 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 232
 233 /*-----------------------------------------------------------------------
 234  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 235  *-----------------------------------------------------------------------
 236  * Reset PLL lock status sticky bit, timer expired status bit and timer
 237  * interrupt status bit
 238  *
 239  *
 240  *-----------------------------------------------------------------------
 241  * SCCR - System Clock and reset Control Register               15-27
 242  *-----------------------------------------------------------------------
 243  * Set clock output, timebase and RTC source and divider,
 244  * power management and some other internal clocks
 245  */
 246
 247 #define SCCR_MASK       SCCR_EBDF11
 248
 249 #if CONFIG_8xx_GCLK_FREQ == 50000000
 250
 251 #define CONFIG_SYS_PLPRCR       ( ((5 - 1) << PLPRCR_MF_SHIFT) | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 252 #define CONFIG_SYS_SCCR (SCCR_TBS     | \
 253                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 254                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 255                          SCCR_DFALCD00)
 256
 257 #elif CONFIG_8xx_GCLK_FREQ == 80000000
 258
 259 #define CONFIG_SYS_PLPRCR       ( ((8 - 1) << PLPRCR_MF_SHIFT) | PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 260 #define CONFIG_SYS_SCCR (SCCR_TBS     | \
 261                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 262                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 263                          SCCR_DFALCD00 | SCCR_EBDF01)
 264
 265 #endif
 266
 267 /*-----------------------------------------------------------------------
 268  *
 269  *-----------------------------------------------------------------------
 270  *
 271  */
 272 /*#define       CONFIG_SYS_DER  0x2002000F*/
 273 #define CONFIG_SYS_DER  0
 274
 275 /*
 276  * Init Memory Controller:
 277  *
 278  * BR0/1 and OR0/1 (FLASH)
 279  */
 280
 281 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 282
 283 /* used to re-map FLASH both when starting from SRAM or FLASH:
 284  * restrict access enough to keep SRAM working (if any)
 285  * but not too much to meddle with FLASH accesses
 286  */
 287 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 288 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 289
 290 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 291 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM  | OR_BI | OR_SCY_5_CLK | OR_TRLX)
 292
 293 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 294 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 295 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V )
 296
 297 /*
 298  * BR3 and OR3 (SDRAM)
 299  *
 300  */
 301 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank #0        */
 302 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 303
 304 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 305 #define CONFIG_SYS_OR_TIMING_SDRAM      (OR_CSNT_SAM | OR_G5LS)
 306
 307 #define CONFIG_SYS_OR3_PRELIM   ((0xFFFFFFFFLU & ~(SDRAM_MAX_SIZE - 1)) | CONFIG_SYS_OR_TIMING_SDRAM)
 308 #define CONFIG_SYS_BR3_PRELIM   ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_PS_32 | BR_V)
 309
 310 /*
 311  * Memory Periodic Timer Prescaler
 312  */
 313
 314 /* periodic timer for refresh */
 315 #define CONFIG_SYS_MAMR_PTA     208
 316
 317 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 318 #define CONFIG_SYS_MPTPR_1BK_8K MPTPR_PTP_DIV16         /* setting for 1 bank   */
 319
 320 /*
 321  * MAMR settings for SDRAM
 322  */
 323
 324 /* 9 column SDRAM */
 325 #define CONFIG_SYS_MAMR_9COL    ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
 326                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 327                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 328
 329 /* Ethernet at SCC2 */
 330 #define CONFIG_SCC2_ENET
 331
 332 /****************************************************************/
 333
 334 #define DSP_SIZE        0x00010000      /* 64K */
 335 #define FPGA_SIZE       0x00010000      /* 64K */
 336
 337 #define DSP0_BASE       0xF1000000
 338 #define DSP1_BASE       (DSP0_BASE + DSP_SIZE)
 339 #define FPGA_BASE       (DSP1_BASE + DSP_SIZE)
 340
 341 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 342
 343 #define ER_SIZE         0x00010000      /* 64K */
 344 #define ER_BASE         (FPGA_BASE + FPGA_SIZE)
 345
 346 #define NAND_SIZE       0x00010000      /* 64K */
 347 #define NAND_BASE       (ER_BASE + ER_SIZE)
 348
 349 #endif
 350
 351 /****************************************************************/
 352
 353 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 354
 355 #define STATUS_LED_BIT          0x00000001              /* bit 31 */
 356 #define STATUS_LED_PERIOD       (CONFIG_SYS_HZ / 2)
 357 #define STATUS_LED_STATE        STATUS_LED_BLINKING
 358
 359 #define STATUS_LED_BIT1         0x00000002              /* bit 30 */
 360 #define STATUS_LED_PERIOD1      (CONFIG_SYS_HZ / 2)
 361 #define STATUS_LED_STATE1       STATUS_LED_OFF
 362
 363 #define STATUS_LED_ACTIVE       0               /* LED on for bit == 0  */
 364 #define STATUS_LED_BOOT         0               /* LED 0 used for boot status */
 365
 366 #endif
 367
 368
 369 /*****************************************************************************/
 370
 371 #ifndef __ASSEMBLY__
 372
 373 #if defined(CONFIG_NETVIA_VERSION) && CONFIG_NETVIA_VERSION >= 2
 374
 375 /* LEDs */
 376
 377 /* last value written to the external register; we cannot read back */
 378 extern unsigned int last_er_val;
 379
 380 /* led_id_t is unsigned long mask */
 381 typedef unsigned int led_id_t;
 382
 383 static inline void __led_init(led_id_t mask, int state)
 384 {
 385         unsigned int new_er_val;
 386
 387         if (state)
 388                 new_er_val = last_er_val & ~mask;
 389         else
 390                 new_er_val = last_er_val |  mask;
 391
 392         *(volatile unsigned int *)ER_BASE = new_er_val;
 393         last_er_val = new_er_val;
 394 }
 395
 396 static inline void __led_toggle(led_id_t mask)
 397 {
 398         unsigned int new_er_val;
 399
 400         new_er_val = last_er_val ^ mask;
 401         *(volatile unsigned int *)ER_BASE = new_er_val;
 402         last_er_val = new_er_val;
 403 }
 404
 405 static inline void __led_set(led_id_t mask, int state)
 406 {
 407         unsigned int new_er_val;
 408
 409         if (state)
 410                 new_er_val = last_er_val & ~mask;
 411         else
 412                 new_er_val = last_er_val |  mask;
 413
 414         *(volatile unsigned int *)ER_BASE = new_er_val;
 415         last_er_val = new_er_val;
 416 }
 417
 418 /* MAX3100 console */
 419 #define MAX3100_SPI_RXD_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 420 #define MAX3100_SPI_RXD_BIT     0x00000008
 421
 422 #define MAX3100_SPI_TXD_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 423 #define MAX3100_SPI_TXD_BIT     0x00000004
 424
 425 #define MAX3100_SPI_CLK_PORT    (((volatile immap_t *)CONFIG_SYS_IMMR)->im_cpm.cp_pbdat)
 426 #define MAX3100_SPI_CLK_BIT     0x00000002
 427
 428 #define MAX3100_CS_PORT         (((volatile immap_t *)CONFIG_SYS_IMMR)->im_ioport.iop_pddat)
 429 #define MAX3100_CS_BIT          0x0010
 430
 431 #endif
 432
 433 #endif
 434
 435 /*************************************************************************************************/
 436
 437 #endif  /* __CONFIG_H */