Merge with git://www.denx.de/git/u-boot.git
[platform/kernel/u-boot.git] / include / configs / NC650.h
1 /*
2  * (C) Copyright 2006, 2007 Detlev Zundel, dzu@denx.de
3  * (C) Copyright 2005
4  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
5  *
6  * See file CREDITS for list of people who contributed to this
7  * project.
8  *
9  * This program is free software; you can redistribute it and/or
10  * modify it under the terms of the GNU General Public License as
11  * published by the Free Software Foundation; either version 2 of
12  * the License, or (at your option) any later version.
13  *
14  * This program is distributed in the hope that it will be useful,
15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
17  * GNU General Public License for more details.
18  *
19  * You should have received a copy of the GNU General Public License
20  * along with this program; if not, write to the Free Software
21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
22  * MA 02111-1307 USA
23  */
24
25 /*
26  * board/config.h - configuration options, board specific
27  */
28
29 #ifndef __CONFIG_H
30 #define __CONFIG_H
31
32 /*
33  * High Level Configuration Options
34  * (easy to change)
35  */
36 #define CONFIG_MPC852T          1
37 #define CONFIG_NC650            1
38
39 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
40 #undef  CONFIG_8xx_CONS_SMC2
41 #undef  CONFIG_8xx_CONS_NONE
42 #define CONFIG_BAUDRATE         115200
43 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
44
45 /*
46  * 10 MHz - PLL input clock
47  */
48 #define CONFIG_8xx_OSCLK                10000000
49
50 /*
51  * 50 MHz - default CPU clock
52  */
53 #define CONFIG_8xx_CPUCLK_DEFAULT       50000000
54
55 /*
56  * 15 MHz - CPU minimum clock
57  */
58 #define CFG_8xx_CPUCLK_MIN              15000000
59
60 /*
61  * 133 MHz - CPU maximum clock
62  */
63 #define CFG_8xx_CPUCLK_MAX              133000000
64
65 #define CFG_MEASURE_CPUCLK
66 #define CFG_8XX_XIN                     CONFIG_8xx_OSCLK
67
68 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
69 #define CONFIG_AUTOBOOT_KEYED
70 #define CONFIG_AUTOBOOT_PROMPT          "\nEnter password - autoboot in %d seconds...\n"
71 #define CONFIG_AUTOBOOT_DELAY_STR       "ids"
72 #define CONFIG_BOOT_RETRY_TIME          900
73 #define CONFIG_BOOT_RETRY_MIN           30
74
75 #define CONFIG_PREBOOT  "echo;echo Type \"run flash_nfs\" to mount root filesystem over NFS;echo"
76
77 #undef  CONFIG_BOOTARGS
78 #define CONFIG_BOOTCOMMAND                                                      \
79         "bootp;"                                                                \
80         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
81         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;"    \
82         "bootm"
83
84 #define CONFIG_WATCHDOG                 /* watchdog enabled             */
85
86 #undef  CONFIG_STATUS_LED               /* Status LED disabled          */
87
88 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
89
90 #define CONFIG_FEC_ENET         1       /* use FEC ethernet  */
91 #define FEC_ENET
92 #define CONFIG_MII
93 #define CFG_DISCOVER_PHY        1
94
95
96 /* enable I2C and select the hardware/software driver */
97 #undef  CONFIG_HARD_I2C                 /* I2C with hardware support    */
98 #define CONFIG_SOFT_I2C         1       /* I2C bit-banged               */
99 #define CFG_I2C_SPEED           100000  /* 100 kHz                      */
100 #define CFG_I2C_SLAVE           0x7f
101
102 /*
103  * Software (bit-bang) I2C driver configuration
104  */
105 #if defined(CONFIG_IDS852_REV1)
106
107 #define SCL             0x1000          /* PA 3 */
108 #define SDA             0x2000          /* PA 2 */
109
110 #define __I2C_DIR       immr->im_ioport.iop_padir
111 #define __I2C_DAT       immr->im_ioport.iop_padat
112 #define __I2C_PAR       immr->im_ioport.iop_papar
113
114 #elif defined(CONFIG_IDS852_REV2)
115
116 #define SCL             0x0002          /* PB 30 */
117 #define SDA             0x0001          /* PB 31 */
118
119 #define __I2C_PAR       immr->im_cpm.cp_pbpar
120 #define __I2C_DIR       immr->im_cpm.cp_pbdir
121 #define __I2C_DAT       immr->im_cpm.cp_pbdat
122
123 #endif
124
125 #define I2C_INIT        { __I2C_PAR &= ~(SDA|SCL);      \
126                           __I2C_DIR |= (SDA|SCL);       }
127 #define I2C_READ        ((__I2C_DAT & SDA) ? 1 : 0)
128 #define I2C_SDA(x)      { if (x) __I2C_DAT |= SDA; else __I2C_DAT &= ~SDA; }
129 #define I2C_SCL(x)      { if (x) __I2C_DAT |= SCL; else __I2C_DAT &= ~SCL; }
130 #define I2C_DELAY       { udelay(5); }
131 #define I2C_ACTIVE      { __I2C_DIR |= SDA; }
132 #define I2C_TRISTATE    { __I2C_DIR &= ~SDA; }
133
134 #define CONFIG_RTC_PCF8563
135 #define CFG_I2C_RTC_ADDR                0x51
136
137 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
138                                 CFG_CMD_ASKENV  | \
139                                 CFG_CMD_DATE    | \
140                                 CFG_CMD_DHCP    | \
141                                 CFG_CMD_I2C     | \
142                                 CFG_CMD_NAND    | \
143                                 CFG_CMD_JFFS2   | \
144                                 CFG_CMD_NFS     | \
145                                 CFG_CMD_SNTP    )
146
147 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
148 #include <cmd_confdefs.h>
149
150 /*
151  * Miscellaneous configurable options
152  */
153 #define CFG_LONGHELP                    /* undef to save memory         */
154 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
155 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
156 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
157 #else
158 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
159 #endif
160 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
161 #define CFG_MAXARGS     16              /* max number of command args   */
162 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
163
164 #define CFG_MEMTEST_START       0x0100000       /* memtest works on     */
165 #define CFG_MEMTEST_END         0x0400000       /* 1 ... 4 MB in DRAM   */
166
167 #define CFG_LOAD_ADDR           0x00100000
168
169 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
170
171 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
172
173 /*
174  * Low Level Configuration Settings
175  * (address mappings, register initial values, etc.)
176  * You should know what you are doing if you make changes here.
177  */
178 /*-----------------------------------------------------------------------
179  * Internal Memory Mapped Register
180  */
181 #define CFG_IMMR                0xF0000000
182 #define CFG_IMMR_SIZE           ((uint)(64 * 1024))
183
184 /*-----------------------------------------------------------------------
185  * Definitions for initial stack pointer and data area (in DPRAM)
186  */
187 #define CFG_INIT_RAM_ADDR       CFG_IMMR
188 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
189 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
190 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
191 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
192
193 /*-----------------------------------------------------------------------
194  * Start addresses for the final memory configuration
195  * (Set up by the startup code)
196  * Please note that CFG_SDRAM_BASE _must_ start at 0
197  */
198 #define CFG_SDRAM_BASE          0x00000000
199 #define CFG_FLASH_BASE          0x40000000
200
201 #define CFG_RESET_ADDRESS       0xFFF00100
202
203 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor */
204 #define CFG_MONITOR_BASE        TEXT_BASE
205 #define CFG_MALLOC_LEN          (256 << 10)     /* Reserve 256 kB for malloc()  */
206
207 /*
208  * For booting Linux, the board info and command line data
209  * have to be in the first 8 MB of memory, since this is
210  * the maximum mapped by the Linux kernel during initialization.
211  */
212 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
213 /*-----------------------------------------------------------------------
214  * FLASH organization
215  */
216 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
217 #define CFG_MAX_FLASH_SECT      64      /* max number of sectors on one chip    */
218
219 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
220 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
221
222
223 #define CFG_ENV_IS_IN_FLASH     1
224 #define CFG_ENV_OFFSET          0x00740000
225
226 #define CFG_ENV_SECT_SIZE       0x20000 /* Total Size of Environment sector     */
227 #define CFG_ENV_SIZE            0x4000  /* Used Size of Environment Sector      */
228
229 /*-----------------------------------------------------------------------
230  * Cache Configuration
231  */
232 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
233 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
234 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
235 #endif
236
237 /*
238  * NAND flash support
239  */
240 #define CFG_MAX_NAND_DEVICE     1
241 #define NAND_MAX_CHIPS          1
242
243 /*-----------------------------------------------------------------------
244  * SYPCR - System Protection Control                                    11-9
245  * SYPCR can only be written once after reset!
246  *-----------------------------------------------------------------------
247  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
248  */
249 #if defined(CONFIG_WATCHDOG)
250 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
251                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
252 #else
253 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
254 #endif
255
256 /*-----------------------------------------------------------------------
257  * SIUMCR - SIU Module Configuration                                    11-6
258  *-----------------------------------------------------------------------
259  */
260 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
261
262 /*-----------------------------------------------------------------------
263  * TBSCR - Time Base Status and Control                                 11-26
264  *-----------------------------------------------------------------------
265  * Clear Reference Interrupt Status, Timebase freezing enabled
266  */
267 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBE)
268
269 /*-----------------------------------------------------------------------
270  * PISCR - Periodic Interrupt Status and Control                11-31
271  *-----------------------------------------------------------------------
272  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
273  */
274 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
275
276 /*-----------------------------------------------------------------------
277  * SCCR - System Clock and reset Control Register               15-27
278  *-----------------------------------------------------------------------
279  * Set clock output, timebase and RTC source and divider,
280  * power management and some other internal clocks
281  */
282 #define SCCR_MASK       SCCR_EBDF11
283 #define CFG_SCCR        (SCCR_COM00     | SCCR_DFSYNC00 | \
284                          SCCR_DFBRG00   | SCCR_DFNL000  | SCCR_DFNH000  | \
285                          SCCR_DFLCD000  | SCCR_DFALCD00)
286
287  /*-----------------------------------------------------------------------
288  *
289  *-----------------------------------------------------------------------
290  *
291  */
292 #define CFG_DER         0
293
294 /*
295  * Init Memory Controller:
296  *
297  * BR0 and OR0 (FLASH)
298  */
299
300 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
301
302 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
303 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
304
305 /* FLASH timing: Default value of OR0 after reset */
306 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_MSK | OR_BI | \
307                                  OR_SCY_15_CLK | OR_TRLX)
308
309 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
310 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
311 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_8 | BR_V)
312
313 /*
314  * BR2 and OR2 (NAND Flash) - addressed through UPMB on rev 1
315  * rev2 only uses the chipselect
316  */
317 #define CFG_NAND_BASE           0x50000000
318 #define CFG_NAND_SIZE           0x04000000
319
320 #define CFG_OR_TIMING_NAND      (OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
321                                  OR_SCY_15_CLK | OR_EHTR | OR_TRLX)
322
323 #define CFG_BR2_PRELIM  ((CFG_NAND_BASE & BR_BA_MSK) | BR_PS_8 | BR_MS_UPMB | BR_V  )
324 #define CFG_OR2_PRELIM  (((-CFG_NAND_SIZE) & OR_AM_MSK) | OR_BI )
325
326 /*
327  * BR3 and OR3 (SDRAM)
328  */
329 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank           */
330 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
331
332  /*
333   * SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)
334   */
335 #define CFG_OR_TIMING_SDRAM     0x00000A00
336
337 #define CFG_OR3_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM)
338 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V)
339
340 /*
341  * BR4 and OR4 (CPLD)
342  */
343 #define CFG_CPLD_BASE           0x80000000      /* CPLD                 */
344 #define CFG_CPLD_SIZE           0x10000         /* only 16 used         */
345
346 #define CFG_OR_TIMING_CPLD      (OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
347                                  OR_SCY_1_CLK)
348
349 #define CFG_BR4_PRELIM  ((CFG_CPLD_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
350 #define CFG_OR4_PRELIM  (((-CFG_CPLD_SIZE) & OR_AM_MSK) | CFG_OR_TIMING_CPLD)
351
352 /*
353  * BR5 and OR5 (SRAM)
354  */
355 #define CFG_SRAM_BASE           0x60000000
356 #define CFG_SRAM_SIZE           0x00080000
357
358 #define CFG_OR_TIMING_SRAM      (OR_CSNT_SAM | OR_ACS_DIV1 | OR_BI | \
359                                  OR_SCY_15_CLK | OR_EHTR | OR_TRLX)
360
361 #define CFG_BR5_PRELIM  ((CFG_SRAM_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
362 #define CFG_OR5_PRELIM  (((-CFG_SRAM_SIZE) & OR_AM_MSK) | CFG_OR_TIMING_SRAM)
363
364 #if defined(CONFIG_CP850)
365 /*
366  *  BR6 and OR6 (DPRAM) - only on CP850
367  */
368 #define CFG_OR6_PRELIM          0xffff8170
369 #define CFG_BR6_PRELIM          0xa0000401
370 #define DPRAM_BASE_ADDR         0xa0000000
371
372 #define CONFIG_MISC_INIT_R      1
373 #endif
374
375 /*
376  * 4096 Rows from SDRAM example configuration
377  * 1000 factor s -> ms
378  * 64   PTP (pre-divider from MPTPR) from SDRAM example configuration
379  * 4    Number of refresh cycles per period
380  * 64   Refresh cycle in ms per number of rows
381  */
382 #define CFG_PTA_PER_CLK         ((4096 * 64 * 1000) / (4 * 64))
383
384 /*
385  * Memory Periodic Timer Prescaler
386  */
387
388 /* periodic timer for refresh */
389 #define CFG_MAMR_PTA            39
390
391 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
392 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
393 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
394
395 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
396 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
397 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
398
399 /*
400  * MAMR settings for SDRAM
401  */
402
403 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE | \
404                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 | \
405                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
406 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE | \
407                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 | \
408                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
409
410 /*
411  * MBMR settings for NAND flash
412  */
413
414 #define CFG_MBMR_NAND ( MBMR_WLFB_5X )
415
416 /*
417  * Internal Definitions
418  *
419  * Boot Flags
420  */
421 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
422 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
423
424 #define CONFIG_JFFS2_NAND 1                     /* jffs2 on nand support */
425 #define NAND_CACHE_PAGES 16                     /* size of nand cache in 512 bytes pages */
426
427 /*
428  * JFFS2 partitions
429  */
430
431 /* No command line, one static partition */
432 #undef CONFIG_JFFS2_CMDLINE
433 #define CONFIG_JFFS2_DEV                "nand0"
434 #define CONFIG_JFFS2_PART_SIZE          0x00400000
435 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
436
437 /* mtdparts command line support */
438 #define CONFIG_JFFS2_CMDLINE
439 #define MTDIDS_DEFAULT          "nor0=nc650-0,nand0=nc650-nand"
440
441 #define MTDPARTS_DEFAULT        "mtdparts=nc650-0:1m(kernel1),1m(kernel2)," \
442                                         "4m(cramfs1),1m(cramfs2)," \
443                                         "256k(u-boot),128k(env);" \
444                                 "nc650-nand:4m(jffs1),28m(jffs2)"
445
446 #endif  /* __CONFIG_H */