include/configs/MVS1.h

   1 /*
   2  * (C) Copyright 2000
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC823           1       /* This is a MPC823 CPU         */
  37 #define CONFIG_MVS              1       /* ...on a MVsensor module      */
  38 #define CONFIG_MVS_16BIT_FLASH          /* ...with 16-bit flash access  */
  39 #define CONFIG_8xx_GCLK_FREQ    50000000/* ... and a 50 MHz CPU         */
  40
  41 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  42
  43 #undef  CONFIG_8xx_CONS_SMC1            /* Console is *NOT* on SMC1     */
  44 #define CONFIG_8xx_CONS_SMC2    1       /* Console is on SMC2           */
  45 #undef  CONFIG_8xx_CONS_NONE
  46 #define CONFIG_BAUDRATE         115200  /* console baudrate             */
  47 #define CONFIG_BOOTDELAY        5       /* autoboot after this many seconds     */
  48
  49 #define CONFIG_PREBOOT          "echo;echo To mount root over NFS use \"run bootnet\";echo To mount root from FLASH use  \"run bootflash\";echo"
  50 #define CONFIG_BOOTARGS         "root=/dev/mtdblock2 rw"
  51 #define CONFIG_BOOTCOMMAND                                              \
  52     "bootp; "                                                           \
  53     "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
  54     "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
  55     "bootm"
  56
  57 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  58 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  59
  60 #define CONFIG_WATCHDOG                 /* watchdog disabled/enabled    */
  61
  62 #undef  CONFIG_STATUS_LED               /* Status LED disabled/enabled  */
  63
  64 #undef  CONFIG_CAN_DRIVER       /* CAN Driver support disabled  */
  65
  66 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_VENDOREX )
  67
  68 #undef CONFIG_MAC_PARTITION
  69 #undef CONFIG_DOS_PARTITION
  70
  71 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  72
  73
  74 /*
  75  * Command line configuration.
  76  */
  77 #define CONFIG_CMD_LOADS
  78 #define CONFIG_CMD_LOADB
  79 #define CONFIG_CMD_IMI
  80 #define CONFIG_CMD_FLASH
  81 #define CONFIG_CMD_MEMORY
  82 #define CONFIG_CMD_NET
  83 #define CONFIG_CMD_DHCP
  84 #define CONFIG_CMD_ENV
  85 #define CONFIG_CMD_BOOTD
  86 #define CONFIG_CMD_RUN
  87
  88
  89 /*
  90  * Miscellaneous configurable options
  91  */
  92 #undef  CFG_LONGHELP                    /* undef to save memory         */
  93 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
  94
  95 #undef  CFG_HUSH_PARSER                 /* Hush parse for U-Boot ?? */
  96 #ifdef  CFG_HUSH_PARSER
  97 #define CFG_PROMPT_HUSH_PS2     "> "
  98 #endif
  99
 100 #if defined(CONFIG_CMD_KGDB)
 101 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 102 #else
 103 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 104 #endif
 105 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 106 #define CFG_MAXARGS     16              /* max number of command args   */
 107 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 108
 109 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 110 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 111
 112 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 113
 114 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 115
 116 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 117
 118 /*
 119  * Low Level Configuration Settings
 120  * (address mappings, register initial values, etc.)
 121  * You should know what you are doing if you make changes here.
 122  */
 123 /*-----------------------------------------------------------------------
 124  * Internal Memory Mapped Register
 125  */
 126 #define CFG_IMMR                0xFFF00000
 127
 128 /*-----------------------------------------------------------------------
 129  * Definitions for initial stack pointer and data area (in DPRAM)
 130  */
 131 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 132 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 133 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 134 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 135 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 136
 137 /*-----------------------------------------------------------------------
 138  * Start addresses for the final memory configuration
 139  * (Set up by the startup code)
 140  * Please note that CFG_SDRAM_BASE _must_ start at 0
 141  */
 142 #define CFG_SDRAM_BASE          0x00000000
 143 #define CFG_FLASH_BASE          0x40000000
 144
 145 #define CFG_MONITOR_LEN         (128 << 10)     /* Reserve 192 kB for Monitor   */
 146
 147 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 148 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 149
 150 /*
 151  * For booting Linux, the board info and command line data
 152  * have to be in the first 8 MB of memory, since this is
 153  * the maximum mapped by the Linux kernel during initialization.
 154  */
 155 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 156
 157 /*-----------------------------------------------------------------------
 158  * FLASH organization
 159  */
 160 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 161 #define CFG_MAX_FLASH_SECT      71      /* max number of sectors on one chip (for AMD320DB chip)        */
 162
 163 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 164 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 165
 166 #define CFG_ENV_IS_IN_FLASH     1
 167
 168 /* 4MB flash - use bottom sectors of a bottom boot sector flash (16 bit access) */
 169 #define CFG_ENV_OFFSET          0x8000  /* Offset of Environment Sector (bottom boot sector) */
 170 #define CFG_ENV_SIZE            0x2000  /* Used Size of Environment Sector 8k   */
 171
 172 /*-----------------------------------------------------------------------
 173  * Cache Configuration
 174  */
 175 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 176 #if defined(CONFIG_CMD_KGDB)
 177 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 178 #endif
 179
 180 /*-----------------------------------------------------------------------
 181  * SYPCR - System Protection Control                            11-9
 182  * SYPCR can only be written once after reset!
 183  *-----------------------------------------------------------------------
 184  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 185  */
 186 #if defined(CONFIG_WATCHDOG)
 187 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 188              SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 189 #else
 190 #define CFG_SYPCR   (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 191 #endif
 192
 193 /*-----------------------------------------------------------------------
 194  * SIUMCR - SIU Module Configuration                            11-6
 195  *-----------------------------------------------------------------------
 196  * PCMCIA config., multi-function pin tri-state
 197  */
 198 #define CFG_SIUMCR  (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 199
 200 /*-----------------------------------------------------------------------
 201  * TBSCR - Time Base Status and Control                         11-26
 202  *-----------------------------------------------------------------------
 203  * Clear Reference Interrupt Status, Timebase freezing enabled
 204  */
 205 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 206
 207 /*-----------------------------------------------------------------------
 208  * RTCSC - Real-Time Clock Status and Control Register          11-27
 209  *-----------------------------------------------------------------------
 210  */
 211 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 212
 213 /*-----------------------------------------------------------------------
 214  * PISCR - Periodic Interrupt Status and Control                11-31
 215  *-----------------------------------------------------------------------
 216  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 217  */
 218 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 219
 220 /*-----------------------------------------------------------------------
 221  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 222  *-----------------------------------------------------------------------
 223  * Reset PLL lock status sticky bit, timer expired status bit and timer
 224  * interrupt status bit
 225  *
 226  */
 227 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 228
 229 /*-----------------------------------------------------------------------
 230  * SCCR - System Clock and reset Control Register               15-27
 231  *-----------------------------------------------------------------------
 232  * Set clock output, timebase and RTC source and divider,
 233  * power management and some other internal clocks
 234  */
 235 #define SCCR_MASK       SCCR_EBDF11
 236 #define CFG_SCCR        (SCCR_TBS     | \
 237                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 238                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 239                          SCCR_DFALCD00)
 240
 241 /*-----------------------------------------------------------------------
 242  * PCMCIA stuff
 243  *-----------------------------------------------------------------------
 244  *
 245  */
 246 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 247 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 248 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 249 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 250 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 251 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 252 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 253 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 254
 255 /*-----------------------------------------------------------------------
 256  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 257  *-----------------------------------------------------------------------
 258  */
 259
 260 #define CONFIG_IDE_PCCARD       0       /* **DON'T** Use IDE with PC Card Adapter       */
 261
 262 #undef  CONFIG_IDE_PCMCIA               /* Direct IDE    not supported  */
 263 #undef  CONFIG_IDE_LED                  /* LED   for ide not supported  */
 264 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 265
 266 #define CFG_IDE_MAXBUS          0       /* max. no. of IDE buses                        */
 267 #define CFG_IDE_MAXDEVICE       0       /* max. no. of drives per IDE bus       */
 268
 269
 270 #define CFG_ATA_IDE0_OFFSET     0x0000
 271
 272 #define CFG_ATA_BASE_ADDR       CFG_PCMCIA_MEM_ADDR
 273
 274 /* Offset for data I/O                  */
 275 #define CFG_ATA_DATA_OFFSET     (CFG_PCMCIA_MEM_SIZE + 0x320)
 276
 277 /* Offset for normal register accesses  */
 278 #define CFG_ATA_REG_OFFSET      (2 * CFG_PCMCIA_MEM_SIZE + 0x320)
 279
 280 /* Offset for alternate registers       */
 281 #define CFG_ATA_ALT_OFFSET      0x0100
 282
 283 /*-----------------------------------------------------------------------
 284  *
 285  *-----------------------------------------------------------------------
 286  *
 287  */
 288 /*#define       CFG_DER 0x2002000F*/
 289 #define CFG_DER 0
 290
 291 /*
 292  * Init Memory Controller:
 293  *
 294  * BR0/1 and OR0/1 (FLASH)
 295  */
 296
 297 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 298 #undef FLASH_BASE1_PRELIM
 299
 300 /* used to re-map FLASH both when starting from SRAM or FLASH:
 301  * restrict access enough to keep SRAM working (if any)
 302  * but not too much to meddle with FLASH accesses
 303  */
 304 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 305 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 306
 307
 308 /*
 309  * FLASH timing:
 310  */
 311 /* 50 MHz CPU - 50 MHz bus: ACS = 00, TRLX = 1, CSNT = 1, SCY = 2, EHTR = 1 */
 312 #define CFG_OR_TIMING_FLASH     (OR_ACS_DIV1  | OR_TRLX | OR_CSNT_SAM | \
 313                                  OR_SCY_2_CLK | OR_EHTR | OR_BI)
 314 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 315 /*
 316 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
 317                                  OR_SCY_5_CLK | OR_EHTR)
 318 */
 319
 320 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 321 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 322 #ifdef CONFIG_MVS_16BIT_FLASH
 323 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 324 #else
 325 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_32 | BR_V )
 326 #endif
 327
 328 #undef CFG_OR1_REMAP
 329 #undef CFG_OR1_PRELIM
 330 #undef CFG_BR1_PRELIM
 331 /*
 332  * BR2/3 and OR2/3 (SDRAM)
 333  *
 334  */
 335 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 336 #undef SDRAM_BASE3_PRELIM
 337 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 338
 339 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 340 #define CFG_OR_TIMING_SDRAM     0x00000A00
 341
 342 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 343 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 344
 345 #undef CFG_OR3_PRELIM
 346 #undef CFG_BR3_PRELIM
 347
 348
 349 /*
 350  * Memory Periodic Timer Prescaler
 351  *
 352  * The Divider for PTA (refresh timer) configuration is based on an
 353  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 354  * the number of chip selects (NCS) and the actually needed refresh
 355  * rate is done by setting MPTPR.
 356  *
 357  * PTA is calculated from
 358  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 359  *
 360  *      gclk      CPU clock (not bus clock!)
 361  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 362  *
 363  * 4096  Rows from SDRAM example configuration
 364  * 1000  factor s -> ms
 365  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 366  *    4  Number of refresh cycles per period
 367  *   64  Refresh cycle in ms per number of rows
 368  * --------------------------------------------
 369  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 370  *
 371  * 50 MHz => 50.000.000 / Divider =  98
 372  * 66 Mhz => 66.000.000 / Divider = 129
 373  * 80 Mhz => 80.000.000 / Divider = 156
 374  */
 375 #define CFG_MAMR_PTA             98
 376
 377 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 378 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 379 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 380
 381 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 382 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 383 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 384
 385 /*
 386  * MAMR settings for SDRAM
 387  */
 388
 389 /* 8 column SDRAM */
 390 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 391                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 392                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 393 /* 9 column SDRAM */
 394 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 395                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A7 |    \
 396                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 397
 398
 399 /*
 400  * Internal Definitions
 401  *
 402  * Boot Flags
 403  */
 404 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 405 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 406
 407 #endif  /* __CONFIG_H */