include/configs/MPC8560ADS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2011 Freescale Semiconductor.
   4  * (C) Copyright 2002,2003 Motorola,Inc.
   5  * Xianghua Xiao <X.Xiao@motorola.com>
   6  */
   7
   8 /*
   9  * mpc8560ads board configuration file
  10  *
  11  * Please refer to doc/README.mpc85xx for more info.
  12  *
  13  * Make sure you change the MAC address and other network params first,
  14  * search for CONFIG_SERVERIP, etc. in this file.
  15  */
  16
  17 #ifndef __CONFIG_H
  18 #define __CONFIG_H
  19
  20 #include <linux/delay.h>
  21
  22 /* High Level Configuration Options */
  23 #define CONFIG_CPM2             1       /* has CPM2 */
  24
  25 /*
  26  * default CCARBAR is at 0xff700000
  27  * assume U-Boot is less than 0.5MB
  28  */
  29
  30 #define CONFIG_PCI_INDIRECT_BRIDGE
  31 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  32 #undef CONFIG_ETHER_ON_FCC             /* cpm FCC ethernet support */
  33 #define CONFIG_ENV_OVERWRITE
  34 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy() */
  35
  36 /*
  37  * sysclk for MPC85xx
  38  *
  39  * Two valid values are:
  40  *    33000000
  41  *    66000000
  42  *
  43  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
  44  * is likely the desired value here, so that is now the default.
  45  * The board, however, can run at 66MHz.  In any event, this value
  46  * must match the settings of some switches.  Details can be found
  47  * in the README.mpc85xxads.
  48  */
  49
  50 #ifndef CONFIG_SYS_CLK_FREQ
  51 #define CONFIG_SYS_CLK_FREQ     33000000
  52 #endif
  53
  54 /*
  55  * These can be toggled for performance analysis, otherwise use default.
  56  */
  57 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  58 #define CONFIG_BTB                      /* toggle branch predition */
  59
  60 #define CONFIG_SYS_INIT_DBCR DBCR_IDM           /* Enable Debug Exceptions */
  61
  62 #define CONFIG_SYS_CCSRBAR              0xe0000000
  63 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  64
  65 /* DDR Setup */
  66 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  67 #define CONFIG_DDR_SPD
  68
  69 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
  70
  71 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  72 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  73
  74 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  75 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  76
  77 /* I2C addresses of SPD EEPROMs */
  78 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  79
  80 /* These are used when DDR doesn't use SPD.  */
  81 #define CONFIG_SYS_SDRAM_SIZE   128             /* DDR is 128MB */
  82 #define CONFIG_SYS_DDR_CS0_BNDS 0x00000007      /* 0-128MB */
  83 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80000002
  84 #define CONFIG_SYS_DDR_TIMING_1 0x37344321
  85 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
  86 #define CONFIG_SYS_DDR_CONTROL          0xc2000000      /* unbuffered,no DYN_PWR */
  87 #define CONFIG_SYS_DDR_MODE             0x00000062      /* DLL,normal,seq,4/2.5 */
  88 #define CONFIG_SYS_DDR_INTERVAL 0x05200100      /* autocharge,no open page */
  89
  90 /*
  91  * SDRAM on the Local Bus
  92  */
  93 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
  94 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
  95
  96 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
  97 #define CONFIG_SYS_BR0_PRELIM           0xff001801      /* port size 32bit */
  98
  99 #define CONFIG_SYS_OR0_PRELIM           0xff006ff7      /* 16MB Flash */
 100 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
 101 #define CONFIG_SYS_MAX_FLASH_SECT       64              /* sectors per device */
 102 #undef  CONFIG_SYS_FLASH_CHECKSUM
 103 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 104 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 105
 106 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 107
 108 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 109 #define CONFIG_SYS_RAMBOOT
 110 #else
 111 #undef  CONFIG_SYS_RAMBOOT
 112 #endif
 113
 114 #define CONFIG_SYS_FLASH_EMPTY_INFO
 115
 116 /*
 117  * Local Bus Definitions
 118  */
 119
 120 /*
 121  * Base Register 2 and Option Register 2 configure SDRAM.
 122  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 123  *
 124  * For BR2, need:
 125  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 126  *    port-size = 32-bits = BR2[19:20] = 11
 127  *    no parity checking = BR2[21:22] = 00
 128  *    SDRAM for MSEL = BR2[24:26] = 011
 129  *    Valid = BR[31] = 1
 130  *
 131  * 0    4    8    12   16   20   24   28
 132  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 133  *
 134  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 135  * FIXME: the top 17 bits of BR2.
 136  */
 137
 138 #define CONFIG_SYS_BR2_PRELIM           0xf0001861
 139
 140 /*
 141  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 142  *
 143  * For OR2, need:
 144  *    64MB mask for AM, OR2[0:7] = 1111 1100
 145  *                 XAM, OR2[17:18] = 11
 146  *    9 columns OR2[19-21] = 010
 147  *    13 rows   OR2[23-25] = 100
 148  *    EAD set for extra time OR[31] = 1
 149  *
 150  * 0    4    8    12   16   20   24   28
 151  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 152  */
 153
 154 #define CONFIG_SYS_OR2_PRELIM           0xfc006901
 155
 156 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
 157 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
 158 #define CONFIG_SYS_LBC_LSRT             0x20000000    /* LB sdram refresh timer */
 159 #define CONFIG_SYS_LBC_MRTPR            0x20000000    /* LB refresh timer prescal*/
 160
 161 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_BSMA1516        \
 162                                 | LSDMR_RFCR5           \
 163                                 | LSDMR_PRETOACT3       \
 164                                 | LSDMR_ACTTORW3        \
 165                                 | LSDMR_BL8             \
 166                                 | LSDMR_WRC2            \
 167                                 | LSDMR_CL3             \
 168                                 | LSDMR_RFEN            \
 169                                 )
 170
 171 /*
 172  * SDRAM Controller configuration sequence.
 173  */
 174 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
 175 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 176 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 177 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
 178 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
 179
 180 /*
 181  * 32KB, 8-bit wide for ADS config reg
 182  */
 183 #define CONFIG_SYS_BR4_PRELIM          0xf8000801
 184 #define CONFIG_SYS_OR4_PRELIM           0xffffe1f1
 185 #define CONFIG_SYS_BCSR         (CONFIG_SYS_BR4_PRELIM & 0xffff8000)
 186
 187 #define CONFIG_SYS_INIT_RAM_LOCK        1
 188 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 189 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 190
 191 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 192 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 193
 194 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
 195 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
 196
 197 /* Serial Port */
 198 #define CONFIG_CONS_ON_SCC      /* define if console on SCC */
 199 #undef  CONFIG_CONS_NONE        /* define if console on something else */
 200
 201 #define CONFIG_SYS_BAUDRATE_TABLE  \
 202         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 203
 204 /*
 205  * I2C
 206  */
 207 #define CONFIG_SYS_I2C
 208 #define CONFIG_SYS_I2C_FSL
 209 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 210 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 211 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 212 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 213
 214 /* RapidIO MMU */
 215 #define CONFIG_SYS_RIO_MEM_VIRT 0xc0000000      /* base address */
 216 #define CONFIG_SYS_RIO_MEM_BUS  0xc0000000      /* base address */
 217 #define CONFIG_SYS_RIO_MEM_PHYS 0xc0000000
 218 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 128M */
 219
 220 /*
 221  * General PCI
 222  * Memory space is mapped 1-1, but I/O space must start from 0.
 223  */
 224 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 225 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 226 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 227 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 228 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 229 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 230 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 231 #define CONFIG_SYS_PCI1_IO_SIZE 0x100000        /* 1M */
 232
 233 #if defined(CONFIG_PCI)
 234 #undef CONFIG_TULIP
 235
 236 #if !defined(CONFIG_PCI_PNP)
 237     #define PCI_ENET0_IOADDR    0xe0000000
 238     #define PCI_ENET0_MEMADDR   0xe0000000
 239     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 240 #endif
 241
 242 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 243 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
 244
 245 #endif  /* CONFIG_PCI */
 246
 247 #ifdef CONFIG_TSEC_ENET
 248
 249 #define CONFIG_TSEC1    1
 250 #define CONFIG_TSEC1_NAME       "TSEC0"
 251 #define CONFIG_TSEC2    1
 252 #define CONFIG_TSEC2_NAME       "TSEC1"
 253 #define TSEC1_PHY_ADDR          0
 254 #define TSEC2_PHY_ADDR          1
 255 #define TSEC1_PHYIDX            0
 256 #define TSEC2_PHYIDX            0
 257 #define TSEC1_FLAGS             TSEC_GIGABIT
 258 #define TSEC2_FLAGS             TSEC_GIGABIT
 259
 260 /* Options are: TSEC[0-1] */
 261 #define CONFIG_ETHPRIME         "TSEC0"
 262
 263 #endif /* CONFIG_TSEC_ENET */
 264
 265 #ifdef CONFIG_ETHER_ON_FCC              /* CPM FCC Ethernet */
 266
 267 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
 268 #define CONFIG_ETHER_INDEX      2       /* which channel for ether */
 269
 270 #if (CONFIG_ETHER_INDEX == 2)
 271   /*
 272    * - Rx-CLK is CLK13
 273    * - Tx-CLK is CLK14
 274    * - Select bus for bd/buffers
 275    * - Full duplex
 276    */
 277   #define CONFIG_SYS_CMXFCR_MASK2      (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
 278   #define CONFIG_SYS_CMXFCR_VALUE2     (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
 279   #define CONFIG_SYS_CPMFCR_RAMTYPE    0
 280   #define CONFIG_SYS_FCC_PSMR          (FCC_PSMR_FDE)
 281   #define FETH2_RST             0x01
 282 #elif (CONFIG_ETHER_INDEX == 3)
 283   /* need more definitions here for FE3 */
 284   #define FETH3_RST             0x80
 285 #endif                                  /* CONFIG_ETHER_INDEX */
 286
 287 /*
 288  * GPIO pins used for bit-banged MII communications
 289  */
 290 #define MDIO_PORT       2               /* Port C */
 291 #define MDIO_DECLARE    volatile ioport_t *iop = ioport_addr ( \
 292                                 (immap_t *) CONFIG_SYS_IMMR, MDIO_PORT )
 293 #define MDC_DECLARE     MDIO_DECLARE
 294
 295 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 296 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 297 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 298
 299 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 300                         else    iop->pdat &= ~0x00400000
 301
 302 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 303                         else    iop->pdat &= ~0x00200000
 304
 305 #define MIIDELAY        udelay(1)
 306
 307 #endif
 308
 309 /*
 310  * Environment
 311  */
 312
 313 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 314 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 315
 316 /*
 317  * BOOTP options
 318  */
 319 #define CONFIG_BOOTP_BOOTFILESIZE
 320
 321 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 322
 323 /*
 324  * Miscellaneous configurable options
 325  */
 326 #define CONFIG_SYS_LOAD_ADDR    0x1000000       /* default load address */
 327
 328 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 329
 330 /*
 331  * For booting Linux, the board info and command line data
 332  * have to be in the first 64 MB of memory, since this is
 333  * the maximum mapped by the Linux kernel during initialization.
 334  */
 335 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 336 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 337
 338 #if defined(CONFIG_CMD_KGDB)
 339 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 340 #endif
 341
 342 /*
 343  * Environment Configuration
 344  */
 345 #if defined(CONFIG_TSEC_ENET) || defined(CONFIG_ETHER_ON_FCC)
 346 #define CONFIG_HAS_ETH0
 347 #define CONFIG_HAS_ETH1
 348 #define CONFIG_HAS_ETH2
 349 #define CONFIG_HAS_ETH3
 350 #endif
 351
 352 #define CONFIG_IPADDR    192.168.1.253
 353
 354 #define CONFIG_HOSTNAME         "unknown"
 355 #define CONFIG_ROOTPATH         "/nfsroot"
 356 #define CONFIG_BOOTFILE         "your.uImage"
 357
 358 #define CONFIG_SERVERIP  192.168.1.1
 359 #define CONFIG_GATEWAYIP 192.168.1.1
 360 #define CONFIG_NETMASK   255.255.255.0
 361
 362 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
 363
 364 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 365         "netdev=eth0\0"                                                 \
 366         "consoledev=ttyCPM\0"                                           \
 367         "ramdiskaddr=1000000\0"                                         \
 368         "ramdiskfile=your.ramdisk.u-boot\0"                             \
 369         "fdtaddr=400000\0"                                              \
 370         "fdtfile=mpc8560ads.dtb\0"
 371
 372 #define CONFIG_NFSBOOTCOMMAND                                           \
 373         "setenv bootargs root=/dev/nfs rw "                             \
 374                 "nfsroot=$serverip:$rootpath "                          \
 375                 "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 376                 "console=$consoledev,$baudrate $othbootargs;"           \
 377         "tftp $loadaddr $bootfile;"                                     \
 378         "tftp $fdtaddr $fdtfile;"                                       \
 379         "bootm $loadaddr - $fdtaddr"
 380
 381 #define CONFIG_RAMBOOTCOMMAND \
 382         "setenv bootargs root=/dev/ram rw "                             \
 383                 "console=$consoledev,$baudrate $othbootargs;"           \
 384         "tftp $ramdiskaddr $ramdiskfile;"                               \
 385         "tftp $loadaddr $bootfile;"                                     \
 386         "tftp $fdtaddr $fdtfile;"                                       \
 387         "bootm $loadaddr $ramdiskaddr $fdtaddr"
 388
 389 #define CONFIG_BOOTCOMMAND  CONFIG_NFSBOOTCOMMAND
 390
 391 #endif  /* __CONFIG_H */