include/configs/MPC8560ADS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2011 Freescale Semiconductor.
   4  * (C) Copyright 2002,2003 Motorola,Inc.
   5  * Xianghua Xiao <X.Xiao@motorola.com>
   6  */
   7
   8 /*
   9  * mpc8560ads board configuration file
  10  *
  11  * Please refer to doc/README.mpc85xx for more info.
  12  *
  13  * Make sure you change the MAC address and other network params first,
  14  * search for CONFIG_SERVERIP, etc. in this file.
  15  */
  16
  17 #ifndef __CONFIG_H
  18 #define __CONFIG_H
  19
  20 #include <linux/delay.h>
  21
  22 /* High Level Configuration Options */
  23 #define CONFIG_CPM2             1       /* has CPM2 */
  24
  25 /*
  26  * default CCARBAR is at 0xff700000
  27  * assume U-Boot is less than 0.5MB
  28  */
  29
  30 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy() */
  31
  32 /*
  33  * sysclk for MPC85xx
  34  *
  35  * Two valid values are:
  36  *    33000000
  37  *    66000000
  38  *
  39  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
  40  * is likely the desired value here, so that is now the default.
  41  * The board, however, can run at 66MHz.  In any event, this value
  42  * must match the settings of some switches.  Details can be found
  43  * in the README.mpc85xxads.
  44  */
  45
  46 #ifndef CONFIG_SYS_CLK_FREQ
  47 #define CONFIG_SYS_CLK_FREQ     33000000
  48 #endif
  49
  50 /*
  51  * These can be toggled for performance analysis, otherwise use default.
  52  */
  53 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  54 #define CONFIG_BTB                      /* toggle branch predition */
  55
  56 #define CONFIG_SYS_INIT_DBCR DBCR_IDM           /* Enable Debug Exceptions */
  57
  58 #define CONFIG_SYS_CCSRBAR              0xe0000000
  59 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  60
  61 /* DDR Setup */
  62 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  63
  64 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
  65
  66 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  67 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  68
  69 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  70 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  71
  72 /* I2C addresses of SPD EEPROMs */
  73 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  74
  75 /* These are used when DDR doesn't use SPD.  */
  76 #define CONFIG_SYS_SDRAM_SIZE   128             /* DDR is 128MB */
  77 #define CONFIG_SYS_DDR_CS0_BNDS 0x00000007      /* 0-128MB */
  78 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80000002
  79 #define CONFIG_SYS_DDR_TIMING_1 0x37344321
  80 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
  81 #define CONFIG_SYS_DDR_CONTROL          0xc2000000      /* unbuffered,no DYN_PWR */
  82 #define CONFIG_SYS_DDR_MODE             0x00000062      /* DLL,normal,seq,4/2.5 */
  83 #define CONFIG_SYS_DDR_INTERVAL 0x05200100      /* autocharge,no open page */
  84
  85 /*
  86  * SDRAM on the Local Bus
  87  */
  88 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
  89 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
  90
  91 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
  92
  93 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
  94 #define CONFIG_SYS_MAX_FLASH_SECT       64              /* sectors per device */
  95 #undef  CONFIG_SYS_FLASH_CHECKSUM
  96 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
  97 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
  98
  99 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 100
 101 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 102 #define CONFIG_SYS_RAMBOOT
 103 #else
 104 #undef  CONFIG_SYS_RAMBOOT
 105 #endif
 106
 107 #define CONFIG_SYS_FLASH_EMPTY_INFO
 108
 109 /*
 110  * Local Bus Definitions
 111  */
 112
 113 /*
 114  * Base Register 2 and Option Register 2 configure SDRAM.
 115  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 116  *
 117  * For BR2, need:
 118  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 119  *    port-size = 32-bits = BR2[19:20] = 11
 120  *    no parity checking = BR2[21:22] = 00
 121  *    SDRAM for MSEL = BR2[24:26] = 011
 122  *    Valid = BR[31] = 1
 123  *
 124  * 0    4    8    12   16   20   24   28
 125  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 126  *
 127  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 128  * FIXME: the top 17 bits of BR2.
 129  */
 130
 131 /*
 132  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 133  *
 134  * For OR2, need:
 135  *    64MB mask for AM, OR2[0:7] = 1111 1100
 136  *                 XAM, OR2[17:18] = 11
 137  *    9 columns OR2[19-21] = 010
 138  *    13 rows   OR2[23-25] = 100
 139  *    EAD set for extra time OR[31] = 1
 140  *
 141  * 0    4    8    12   16   20   24   28
 142  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 143  */
 144
 145 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
 146 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
 147 #define CONFIG_SYS_LBC_LSRT             0x20000000    /* LB sdram refresh timer */
 148 #define CONFIG_SYS_LBC_MRTPR            0x20000000    /* LB refresh timer prescal*/
 149
 150 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_BSMA1516        \
 151                                 | LSDMR_RFCR5           \
 152                                 | LSDMR_PRETOACT3       \
 153                                 | LSDMR_ACTTORW3        \
 154                                 | LSDMR_BL8             \
 155                                 | LSDMR_WRC2            \
 156                                 | LSDMR_CL3             \
 157                                 | LSDMR_RFEN            \
 158                                 )
 159
 160 /*
 161  * SDRAM Controller configuration sequence.
 162  */
 163 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
 164 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 165 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
 166 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
 167 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
 168
 169 /*
 170  * 32KB, 8-bit wide for ADS config reg
 171  */
 172 #define CONFIG_SYS_BCSR         (CONFIG_SYS_BR4_PRELIM & 0xffff8000)
 173
 174 #define CONFIG_SYS_INIT_RAM_LOCK        1
 175 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 176 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 177
 178 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 179 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 180
 181 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
 182
 183 /* Serial Port */
 184 #define CONFIG_CONS_ON_SCC      /* define if console on SCC */
 185
 186 #define CONFIG_SYS_BAUDRATE_TABLE  \
 187         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 188
 189 /*
 190  * I2C
 191  */
 192 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 193
 194 /* RapidIO MMU */
 195 #define CONFIG_SYS_RIO_MEM_VIRT 0xc0000000      /* base address */
 196 #define CONFIG_SYS_RIO_MEM_BUS  0xc0000000      /* base address */
 197 #define CONFIG_SYS_RIO_MEM_PHYS 0xc0000000
 198 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 128M */
 199
 200 /*
 201  * General PCI
 202  * Memory space is mapped 1-1, but I/O space must start from 0.
 203  */
 204 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 205 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 206 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 207 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 208 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 209 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 210 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 211 #define CONFIG_SYS_PCI1_IO_SIZE 0x100000        /* 1M */
 212
 213 #if defined(CONFIG_PCI)
 214
 215 #if !defined(CONFIG_PCI_PNP)
 216     #define PCI_ENET0_IOADDR    0xe0000000
 217     #define PCI_ENET0_MEMADDR   0xe0000000
 218     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
 219 #endif
 220
 221 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
 222
 223 #endif  /* CONFIG_PCI */
 224
 225 #ifdef CONFIG_TSEC_ENET
 226
 227 #define CONFIG_TSEC1    1
 228 #define CONFIG_TSEC1_NAME       "TSEC0"
 229 #define CONFIG_TSEC2    1
 230 #define CONFIG_TSEC2_NAME       "TSEC1"
 231 #define TSEC1_PHY_ADDR          0
 232 #define TSEC2_PHY_ADDR          1
 233 #define TSEC1_PHYIDX            0
 234 #define TSEC2_PHYIDX            0
 235 #define TSEC1_FLAGS             TSEC_GIGABIT
 236 #define TSEC2_FLAGS             TSEC_GIGABIT
 237
 238 /* Options are: TSEC[0-1] */
 239 #define CONFIG_ETHPRIME         "TSEC0"
 240
 241 #endif /* CONFIG_TSEC_ENET */
 242
 243 /*
 244  * Environment
 245  */
 246
 247 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 248 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 249
 250 /*
 251  * BOOTP options
 252  */
 253 #define CONFIG_BOOTP_BOOTFILESIZE
 254
 255 /*
 256  * Miscellaneous configurable options
 257  */
 258
 259 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
 260
 261 /*
 262  * For booting Linux, the board info and command line data
 263  * have to be in the first 64 MB of memory, since this is
 264  * the maximum mapped by the Linux kernel during initialization.
 265  */
 266 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 267 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 268
 269 /*
 270  * Environment Configuration
 271  */
 272 #if defined(CONFIG_TSEC_ENET)
 273 #define CONFIG_HAS_ETH0
 274 #define CONFIG_HAS_ETH1
 275 #define CONFIG_HAS_ETH2
 276 #define CONFIG_HAS_ETH3
 277 #endif
 278
 279 #define CONFIG_IPADDR    192.168.1.253
 280
 281 #define CONFIG_HOSTNAME         "unknown"
 282 #define CONFIG_ROOTPATH         "/nfsroot"
 283 #define CONFIG_BOOTFILE         "your.uImage"
 284
 285 #define CONFIG_SERVERIP  192.168.1.1
 286 #define CONFIG_GATEWAYIP 192.168.1.1
 287 #define CONFIG_NETMASK   255.255.255.0
 288
 289 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 290         "netdev=eth0\0"                                                 \
 291         "consoledev=ttyCPM\0"                                           \
 292         "ramdiskaddr=1000000\0"                                         \
 293         "ramdiskfile=your.ramdisk.u-boot\0"                             \
 294         "fdtaddr=400000\0"                                              \
 295         "fdtfile=mpc8560ads.dtb\0"
 296
 297 #endif  /* __CONFIG_H */