Merge tag 'mips-pull-2020-06-29' of https://gitlab.denx.de/u-boot/custodians/u-boot...
[platform/kernel/u-boot.git] / include / configs / MPC8555CDS.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2004, 2011 Freescale Semiconductor.
4  */
5
6 /*
7  * mpc8555cds board configuration file
8  *
9  * Please refer to doc/README.mpc85xxcds for more info.
10  *
11  */
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /* High Level Configuration Options */
16 #define CONFIG_CPM2             1       /* has CPM2 */
17
18 #define CONFIG_PCI_INDIRECT_BRIDGE
19 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
20 #define CONFIG_ENV_OVERWRITE
21
22 #define CONFIG_FSL_VIA
23
24 #ifndef __ASSEMBLY__
25 extern unsigned long get_clock_freq(void);
26 #endif
27 #define CONFIG_SYS_CLK_FREQ     get_clock_freq() /* sysclk for MPC85xx */
28
29 /*
30  * These can be toggled for performance analysis, otherwise use default.
31  */
32 #define CONFIG_L2_CACHE                     /* toggle L2 cache  */
33 #define CONFIG_BTB                          /* toggle branch predition */
34
35 #define CONFIG_SYS_CCSRBAR              0xe0000000
36 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
37
38 /* DDR Setup */
39 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
40 #define CONFIG_DDR_SPD
41
42 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
43
44 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
45 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
46
47 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
48 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
49
50 /* I2C addresses of SPD EEPROMs */
51 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
52
53 /* Make sure required options are set */
54 #ifndef CONFIG_SPD_EEPROM
55 #error ("CONFIG_SPD_EEPROM is required by MPC85555CDS")
56 #endif
57
58 /*
59  * Local Bus Definitions
60  */
61
62 /*
63  * FLASH on the Local Bus
64  * Two banks, 8M each, using the CFI driver.
65  * Boot from BR0/OR0 bank at 0xff00_0000
66  * Alternate BR1/OR1 bank at 0xff80_0000
67  *
68  * BR0, BR1:
69  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
70  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
71  *    Port Size = 16 bits = BRx[19:20] = 10
72  *    Use GPCM = BRx[24:26] = 000
73  *    Valid = BRx[31] = 1
74  *
75  * 0    4    8    12   16   20   24   28
76  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
77  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
78  *
79  * OR0, OR1:
80  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
81  *    Reserved ORx[17:18] = 11, confusion here?
82  *    CSNT = ORx[20] = 1
83  *    ACS = half cycle delay = ORx[21:22] = 11
84  *    SCY = 6 = ORx[24:27] = 0110
85  *    TRLX = use relaxed timing = ORx[29] = 1
86  *    EAD = use external address latch delay = OR[31] = 1
87  *
88  * 0    4    8    12   16   20   24   28
89  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
90  */
91
92 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 8M */
93
94 #define CONFIG_SYS_BR0_PRELIM           0xff801001
95 #define CONFIG_SYS_BR1_PRELIM           0xff001001
96
97 #define CONFIG_SYS_OR0_PRELIM           0xff806e65
98 #define CONFIG_SYS_OR1_PRELIM           0xff806e65
99
100 #define CONFIG_SYS_FLASH_BANKS_LIST     {0xff800000, CONFIG_SYS_FLASH_BASE}
101 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
102 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
103 #undef  CONFIG_SYS_FLASH_CHECKSUM
104 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
105 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
106
107 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
108
109 #define CONFIG_SYS_FLASH_EMPTY_INFO
110
111 /*
112  * SDRAM on the Local Bus
113  */
114 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
115 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
116
117 /*
118  * Base Register 2 and Option Register 2 configure SDRAM.
119  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
120  *
121  * For BR2, need:
122  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
123  *    port-size = 32-bits = BR2[19:20] = 11
124  *    no parity checking = BR2[21:22] = 00
125  *    SDRAM for MSEL = BR2[24:26] = 011
126  *    Valid = BR[31] = 1
127  *
128  * 0    4    8    12   16   20   24   28
129  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
130  *
131  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
132  * FIXME: the top 17 bits of BR2.
133  */
134
135 #define CONFIG_SYS_BR2_PRELIM          0xf0001861
136
137 /*
138  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
139  *
140  * For OR2, need:
141  *    64MB mask for AM, OR2[0:7] = 1111 1100
142  *                 XAM, OR2[17:18] = 11
143  *    9 columns OR2[19-21] = 010
144  *    13 rows   OR2[23-25] = 100
145  *    EAD set for extra time OR[31] = 1
146  *
147  * 0    4    8    12   16   20   24   28
148  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
149  */
150
151 #define CONFIG_SYS_OR2_PRELIM           0xfc006901
152
153 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
154 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
155 #define CONFIG_SYS_LBC_LSRT             0x20000000  /* LB sdram refresh timer */
156 #define CONFIG_SYS_LBC_MRTPR            0x00000000  /* LB refresh timer prescal*/
157
158 /*
159  * Common settings for all Local Bus SDRAM commands.
160  * At run time, either BSMA1516 (for CPU 1.1)
161  *                  or BSMA1617 (for CPU 1.0) (old)
162  * is OR'ed in too.
163  */
164 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
165                                 | LSDMR_PRETOACT7       \
166                                 | LSDMR_ACTTORW7        \
167                                 | LSDMR_BL8             \
168                                 | LSDMR_WRC4            \
169                                 | LSDMR_CL3             \
170                                 | LSDMR_RFEN            \
171                                 )
172
173 /*
174  * The CADMUS registers are connected to CS3 on CDS.
175  * The new memory map places CADMUS at 0xf8000000.
176  *
177  * For BR3, need:
178  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
179  *    port-size = 8-bits  = BR[19:20] = 01
180  *    no parity checking  = BR[21:22] = 00
181  *    GPMC for MSEL       = BR[24:26] = 000
182  *    Valid               = BR[31]    = 1
183  *
184  * 0    4    8    12   16   20   24   28
185  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
186  *
187  * For OR3, need:
188  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
189  *    disable buffer ctrl OR[19]    = 0
190  *    CSNT                OR[20]    = 1
191  *    ACS                 OR[21:22] = 11
192  *    XACS                OR[23]    = 1
193  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
194  *    SETA                OR[28]    = 0
195  *    TRLX                OR[29]    = 1
196  *    EHTR                OR[30]    = 1
197  *    EAD extra time      OR[31]    = 1
198  *
199  * 0    4    8    12   16   20   24   28
200  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
201  */
202
203 #define CONFIG_FSL_CADMUS
204
205 #define CADMUS_BASE_ADDR 0xf8000000
206 #define CONFIG_SYS_BR3_PRELIM   0xf8000801
207 #define CONFIG_SYS_OR3_PRELIM   0xfff00ff7
208
209 #define CONFIG_SYS_INIT_RAM_LOCK        1
210 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
211 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000      /* Size of used area in RAM */
212
213 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
214 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
215
216 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
217 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
218
219 /* Serial Port */
220 #define CONFIG_SYS_NS16550_SERIAL
221 #define CONFIG_SYS_NS16550_REG_SIZE    1
222 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
223
224 #define CONFIG_SYS_BAUDRATE_TABLE  \
225         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
226
227 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
228 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
229
230 /*
231  * I2C
232  */
233 #define CONFIG_SYS_I2C
234 #define CONFIG_SYS_I2C_FSL
235 #define CONFIG_SYS_FSL_I2C_SPEED        400000
236 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
237 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
238 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
239
240 /* EEPROM */
241 #define CONFIG_ID_EEPROM
242 #define CONFIG_SYS_I2C_EEPROM_CCID
243 #define CONFIG_SYS_ID_EEPROM
244 #define CONFIG_SYS_I2C_EEPROM_ADDR     0x57
245 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
246
247 /*
248  * General PCI
249  * Addresses are mapped 1-1.
250  */
251 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
252 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
253 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
254 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
255 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
256 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
257 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
258 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
259
260 #define CONFIG_SYS_PCI2_MEM_VIRT        0xa0000000
261 #define CONFIG_SYS_PCI2_MEM_BUS 0xa0000000
262 #define CONFIG_SYS_PCI2_MEM_PHYS        0xa0000000
263 #define CONFIG_SYS_PCI2_MEM_SIZE        0x20000000      /* 512M */
264 #define CONFIG_SYS_PCI2_IO_VIRT 0xe2100000
265 #define CONFIG_SYS_PCI2_IO_BUS  0x00000000
266 #define CONFIG_SYS_PCI2_IO_PHYS 0xe2100000
267 #define CONFIG_SYS_PCI2_IO_SIZE 0x00100000      /* 1M */
268
269 #ifdef CONFIG_LEGACY
270 #define BRIDGE_ID 17
271 #define VIA_ID 2
272 #else
273 #define BRIDGE_ID 28
274 #define VIA_ID 4
275 #endif
276
277 #if defined(CONFIG_PCI)
278
279 #define CONFIG_MPC85XX_PCI2
280
281 #undef CONFIG_TULIP
282
283 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
284 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
285
286 #endif  /* CONFIG_PCI */
287
288 #if defined(CONFIG_TSEC_ENET)
289
290 #define CONFIG_TSEC1    1
291 #define CONFIG_TSEC1_NAME       "TSEC0"
292 #define CONFIG_TSEC2    1
293 #define CONFIG_TSEC2_NAME       "TSEC1"
294 #define TSEC1_PHY_ADDR          0
295 #define TSEC2_PHY_ADDR          1
296 #define TSEC1_PHYIDX            0
297 #define TSEC2_PHYIDX            0
298 #define TSEC1_FLAGS             TSEC_GIGABIT
299 #define TSEC2_FLAGS             TSEC_GIGABIT
300
301 /* Options are: TSEC[0-1] */
302 #define CONFIG_ETHPRIME         "TSEC0"
303
304 #endif  /* CONFIG_TSEC_ENET */
305
306 /*
307  * Environment
308  */
309
310 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
311 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
312
313 /*
314  * BOOTP options
315  */
316 #define CONFIG_BOOTP_BOOTFILESIZE
317
318 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
319
320 /*
321  * Miscellaneous configurable options
322  */
323 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
324
325 /*
326  * For booting Linux, the board info and command line data
327  * have to be in the first 64 MB of memory, since this is
328  * the maximum mapped by the Linux kernel during initialization.
329  */
330 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
331 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
332
333 #if defined(CONFIG_CMD_KGDB)
334 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
335 #endif
336
337 /*
338  * Environment Configuration
339  */
340 #if defined(CONFIG_TSEC_ENET)
341 #define CONFIG_HAS_ETH0
342 #define CONFIG_HAS_ETH1
343 #define CONFIG_HAS_ETH2
344 #endif
345
346 #define CONFIG_IPADDR    192.168.1.253
347
348 #define CONFIG_HOSTNAME  "unknown"
349 #define CONFIG_ROOTPATH  "/nfsroot"
350 #define CONFIG_BOOTFILE  "your.uImage"
351
352 #define CONFIG_SERVERIP  192.168.1.1
353 #define CONFIG_GATEWAYIP 192.168.1.1
354 #define CONFIG_NETMASK   255.255.255.0
355
356 #define CONFIG_LOADADDR  200000   /*default location for tftp and bootm*/
357
358 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
359    "netdev=eth0\0"                                                      \
360    "consoledev=ttyS1\0"                                                 \
361    "ramdiskaddr=600000\0"                                               \
362    "ramdiskfile=your.ramdisk.u-boot\0"                                  \
363    "fdtaddr=400000\0"                                                   \
364    "fdtfile=your.fdt.dtb\0"
365
366 #define CONFIG_NFSBOOTCOMMAND                                           \
367    "setenv bootargs root=/dev/nfs rw "                                  \
368       "nfsroot=$serverip:$rootpath "                                    \
369       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
370       "console=$consoledev,$baudrate $othbootargs;"                     \
371    "tftp $loadaddr $bootfile;"                                          \
372    "tftp $fdtaddr $fdtfile;"                                            \
373    "bootm $loadaddr - $fdtaddr"
374
375 #define CONFIG_RAMBOOTCOMMAND \
376    "setenv bootargs root=/dev/ram rw "                                  \
377       "console=$consoledev,$baudrate $othbootargs;"                     \
378    "tftp $ramdiskaddr $ramdiskfile;"                                    \
379    "tftp $loadaddr $bootfile;"                                          \
380    "bootm $loadaddr $ramdiskaddr"
381
382 #define CONFIG_BOOTCOMMAND  CONFIG_NFSBOOTCOMMAND
383
384 #endif  /* __CONFIG_H */