include/configs/MPC8548CDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * mpc8548cds board configuration file
   9  *
  10  * Please refer to doc/README.mpc85xxcds for more info.
  11  *
  12  */
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
  17
  18 #ifndef __ASSEMBLY__
  19 #include <linux/stringify.h>
  20 #endif
  21
  22 /*
  23  * These can be toggled for performance analysis, otherwise use default.
  24  */
  25 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  26
  27 /*
  28  * Only possible on E500 Version 2 or newer cores.
  29  */
  30
  31 #define CONFIG_SYS_CCSRBAR              0xe0000000
  32 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  33
  34 /* DDR Setup */
  35 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  36
  37 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  38
  39 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  40 #define CFG_SYS_SDRAM_BASE              CONFIG_SYS_DDR_SDRAM_BASE
  41
  42 /* I2C addresses of SPD EEPROMs */
  43 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  44
  45 /* Make sure required options are set */
  46 #ifndef CONFIG_SPD_EEPROM
  47 #error ("CONFIG_SPD_EEPROM is required")
  48 #endif
  49
  50 /*
  51  * Physical Address Map
  52  *
  53  * 32bit:
  54  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
  55  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
  56  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
  57  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
  58  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
  59  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
  60  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
  61  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
  62  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
  63  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
  64  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
  65  *
  66  * 36bit:
  67  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
  68  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
  69  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
  70  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
  71  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
  72  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
  73  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
  74  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
  75  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
  76  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
  77  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
  78  *
  79  */
  80
  81 /*
  82  * Local Bus Definitions
  83  */
  84
  85 /*
  86  * FLASH on the Local Bus
  87  * Two banks, 8M each, using the CFI driver.
  88  * Boot from BR0/OR0 bank at 0xff00_0000
  89  * Alternate BR1/OR1 bank at 0xff80_0000
  90  *
  91  * BR0, BR1:
  92  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
  93  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
  94  *    Port Size = 16 bits = BRx[19:20] = 10
  95  *    Use GPCM = BRx[24:26] = 000
  96  *    Valid = BRx[31] = 1
  97  *
  98  * 0    4    8    12   16   20   24   28
  99  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
 100  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
 101  *
 102  * OR0, OR1:
 103  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
 104  *    Reserved ORx[17:18] = 11, confusion here?
 105  *    CSNT = ORx[20] = 1
 106  *    ACS = half cycle delay = ORx[21:22] = 11
 107  *    SCY = 6 = ORx[24:27] = 0110
 108  *    TRLX = use relaxed timing = ORx[29] = 1
 109  *    EAD = use external address latch delay = OR[31] = 1
 110  *
 111  * 0    4    8    12   16   20   24   28
 112  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
 113  */
 114
 115 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
 116 #ifdef CONFIG_PHYS_64BIT
 117 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
 118 #else
 119 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 120 #endif
 121
 122 #define CONFIG_SYS_FLASH_BANKS_LIST \
 123         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
 124
 125 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 126
 127 /*
 128  * SDRAM on the Local Bus
 129  */
 130 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
 131 #ifdef CONFIG_PHYS_64BIT
 132 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
 133 #else
 134 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
 135 #endif
 136 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 137
 138 /*
 139  * Base Register 2 and Option Register 2 configure SDRAM.
 140  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 141  *
 142  * For BR2, need:
 143  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 144  *    port-size = 32-bits = BR2[19:20] = 11
 145  *    no parity checking = BR2[21:22] = 00
 146  *    SDRAM for MSEL = BR2[24:26] = 011
 147  *    Valid = BR[31] = 1
 148  *
 149  * 0    4    8    12   16   20   24   28
 150  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 151  *
 152  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 153  * FIXME: the top 17 bits of BR2.
 154  */
 155
 156 /*
 157  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 158  *
 159  * For OR2, need:
 160  *    64MB mask for AM, OR2[0:7] = 1111 1100
 161  *                 XAM, OR2[17:18] = 11
 162  *    9 columns OR2[19-21] = 010
 163  *    13 rows   OR2[23-25] = 100
 164  *    EAD set for extra time OR[31] = 1
 165  *
 166  * 0    4    8    12   16   20   24   28
 167  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 168  */
 169
 170 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
 171 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
 172 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
 173 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
 174
 175 /*
 176  * Common settings for all Local Bus SDRAM commands.
 177  * At run time, either BSMA1516 (for CPU 1.1)
 178  *                  or BSMA1617 (for CPU 1.0) (old)
 179  * is OR'ed in too.
 180  */
 181 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
 182                                 | LSDMR_PRETOACT7       \
 183                                 | LSDMR_ACTTORW7        \
 184                                 | LSDMR_BL8             \
 185                                 | LSDMR_WRC4            \
 186                                 | LSDMR_CL3             \
 187                                 | LSDMR_RFEN            \
 188                                 )
 189
 190 /*
 191  * The CADMUS registers are connected to CS3 on CDS.
 192  * The new memory map places CADMUS at 0xf8000000.
 193  *
 194  * For BR3, need:
 195  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
 196  *    port-size = 8-bits  = BR[19:20] = 01
 197  *    no parity checking  = BR[21:22] = 00
 198  *    GPMC for MSEL       = BR[24:26] = 000
 199  *    Valid               = BR[31]    = 1
 200  *
 201  * 0    4    8    12   16   20   24   28
 202  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
 203  *
 204  * For OR3, need:
 205  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
 206  *    disable buffer ctrl OR[19]    = 0
 207  *    CSNT                OR[20]    = 1
 208  *    ACS                 OR[21:22] = 11
 209  *    XACS                OR[23]    = 1
 210  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
 211  *    SETA                OR[28]    = 0
 212  *    TRLX                OR[29]    = 1
 213  *    EHTR                OR[30]    = 1
 214  *    EAD extra time      OR[31]    = 1
 215  *
 216  * 0    4    8    12   16   20   24   28
 217  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
 218  */
 219
 220 #define CONFIG_FSL_CADMUS
 221
 222 #define CADMUS_BASE_ADDR 0xf8000000
 223 #ifdef CONFIG_PHYS_64BIT
 224 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
 225 #else
 226 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
 227 #endif
 228
 229 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 230 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 231
 232 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 233
 234 /* Serial Port */
 235 #define CFG_SYS_NS16550_CLK             get_bus_freq(0)
 236
 237 #define CONFIG_SYS_BAUDRATE_TABLE \
 238         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 239
 240 #define CFG_SYS_NS16550_COM1    (CONFIG_SYS_CCSRBAR+0x4500)
 241 #define CFG_SYS_NS16550_COM2    (CONFIG_SYS_CCSRBAR+0x4600)
 242
 243 /*
 244  * I2C
 245  */
 246 #if !CONFIG_IS_ENABLED(DM_I2C)
 247 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 248 #endif
 249
 250 /*
 251  * General PCI
 252  * Memory space is mapped 1-1, but I/O space must start from 0.
 253  */
 254 #define CFG_SYS_PCI1_MEM_VIRT   0x80000000
 255 #ifdef CONFIG_PHYS_64BIT
 256 #define CFG_SYS_PCI1_MEM_PHYS   0xc00000000ull
 257 #else
 258 #define CFG_SYS_PCI1_MEM_PHYS   0x80000000
 259 #endif
 260 #define CFG_SYS_PCI1_IO_VIRT    0xe2000000
 261 #ifdef CONFIG_PHYS_64BIT
 262 #define CFG_SYS_PCI1_IO_PHYS 0xfe2000000ull
 263 #else
 264 #define CFG_SYS_PCI1_IO_PHYS    0xe2000000
 265 #endif
 266
 267 #ifdef CONFIG_PCIE1
 268 #define CFG_SYS_PCIE1_MEM_VIRT  0xa0000000
 269 #ifdef CONFIG_PHYS_64BIT
 270 #define CFG_SYS_PCIE1_MEM_PHYS  0xc20000000ull
 271 #else
 272 #define CFG_SYS_PCIE1_MEM_PHYS  0xa0000000
 273 #endif
 274 #define CFG_SYS_PCIE1_IO_VIRT   0xe3000000
 275 #ifdef CONFIG_PHYS_64BIT
 276 #define CFG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
 277 #else
 278 #define CFG_SYS_PCIE1_IO_PHYS   0xe3000000
 279 #endif
 280 #endif
 281
 282 /*
 283  * RapidIO MMU
 284  */
 285 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
 286 #ifdef CONFIG_PHYS_64BIT
 287 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
 288 #else
 289 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
 290 #endif
 291 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 292
 293 #if defined(CONFIG_TSEC_ENET)
 294
 295 #define CONFIG_TSEC1    1
 296 #define CONFIG_TSEC1_NAME       "eTSEC0"
 297 #define CONFIG_TSEC2    1
 298 #define CONFIG_TSEC2_NAME       "eTSEC1"
 299 #define CONFIG_TSEC3    1
 300 #define CONFIG_TSEC3_NAME       "eTSEC2"
 301 #define CONFIG_TSEC4
 302 #define CONFIG_TSEC4_NAME       "eTSEC3"
 303 #undef CONFIG_MPC85XX_FEC
 304
 305 #define TSEC1_PHY_ADDR          0
 306 #define TSEC2_PHY_ADDR          1
 307 #define TSEC3_PHY_ADDR          2
 308 #define TSEC4_PHY_ADDR          3
 309
 310 #define TSEC1_PHYIDX            0
 311 #define TSEC2_PHYIDX            0
 312 #define TSEC3_PHYIDX            0
 313 #define TSEC4_PHYIDX            0
 314 #define TSEC1_FLAGS             TSEC_GIGABIT
 315 #define TSEC2_FLAGS             TSEC_GIGABIT
 316 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 317 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 318 #endif  /* CONFIG_TSEC_ENET */
 319
 320 /*
 321  * Miscellaneous configurable options
 322  */
 323
 324 /*
 325  * For booting Linux, the board info and command line data
 326  * have to be in the first 64 MB of memory, since this is
 327  * the maximum mapped by the Linux kernel during initialization.
 328  */
 329 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 330
 331 /*
 332  * Environment Configuration
 333  */
 334
 335 #define CONFIG_IPADDR    192.168.1.253
 336
 337 #define CONFIG_HOSTNAME  "unknown"
 338 #define CONFIG_ROOTPATH  "/nfsroot"
 339 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
 340
 341 #define CONFIG_SERVERIP  192.168.1.1
 342 #define CONFIG_GATEWAYIP 192.168.1.1
 343 #define CONFIG_NETMASK   255.255.255.0
 344
 345 #define CONFIG_EXTRA_ENV_SETTINGS               \
 346         "hwconfig=fsl_ddr:ecc=off\0"            \
 347         "netdev=eth0\0"                         \
 348         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 349         "tftpflash=tftpboot $loadaddr $uboot; " \
 350                 "protect off " __stringify(CONFIG_TEXT_BASE)    \
 351                         " +$filesize; " \
 352                 "erase " __stringify(CONFIG_TEXT_BASE)          \
 353                         " +$filesize; " \
 354                 "cp.b $loadaddr " __stringify(CONFIG_TEXT_BASE) \
 355                         " $filesize; "  \
 356                 "protect on " __stringify(CONFIG_TEXT_BASE)             \
 357                         " +$filesize; " \
 358                 "cmp.b $loadaddr " __stringify(CONFIG_TEXT_BASE)        \
 359                         " $filesize\0"  \
 360         "consoledev=ttyS1\0"                    \
 361         "ramdiskaddr=2000000\0"                 \
 362         "ramdiskfile=ramdisk.uboot\0"           \
 363         "fdtaddr=1e00000\0"                     \
 364         "fdtfile=mpc8548cds.dtb\0"
 365
 366 #endif  /* __CONFIG_H */