include/configs/MPC8548CDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
   4  */
   5
   6 /*
   7  * mpc8548cds board configuration file
   8  *
   9  * Please refer to doc/README.mpc85xxcds for more info.
  10  *
  11  */
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 #define CONFIG_SYS_SRIO
  16 #define CONFIG_SRIO1                    /* SRIO port 1 */
  17
  18 #define CONFIG_PCI1             /* PCI controller 1 */
  19 #define CONFIG_PCIE1            /* PCIE controller 1 (slot 1) */
  20 #undef CONFIG_PCI2
  21 #define CONFIG_FSL_PCI_INIT     1       /* Use common FSL init code */
  22 #define CONFIG_PCI_INDIRECT_BRIDGE 1    /* indirect PCI bridge support */
  23 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
  24
  25 #define CONFIG_ENV_OVERWRITE
  26 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
  27
  28 #define CONFIG_FSL_VIA
  29
  30 #ifndef __ASSEMBLY__
  31 extern unsigned long get_clock_freq(void);
  32 #endif
  33 #define CONFIG_SYS_CLK_FREQ     get_clock_freq() /* sysclk for MPC85xx */
  34
  35 /*
  36  * These can be toggled for performance analysis, otherwise use default.
  37  */
  38 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  39 #define CONFIG_BTB                      /* toggle branch predition */
  40
  41 /*
  42  * Only possible on E500 Version 2 or newer cores.
  43  */
  44 #define CONFIG_ENABLE_36BIT_PHYS        1
  45
  46 #ifdef CONFIG_PHYS_64BIT
  47 #define CONFIG_ADDR_MAP
  48 #define CONFIG_SYS_NUM_ADDR_MAP         16      /* number of TLB1 entries */
  49 #endif
  50
  51 #define CONFIG_SYS_MEMTEST_START        0x00200000      /* memtest works on */
  52 #define CONFIG_SYS_MEMTEST_END          0x00400000
  53
  54 #define CONFIG_SYS_CCSRBAR              0xe0000000
  55 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  56
  57 /* DDR Setup */
  58 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  59 #define CONFIG_DDR_SPD
  60
  61 #define CONFIG_DDR_ECC
  62 #define CONFIG_ECC_INIT_VIA_DDRCONTROLLER       /* DDR controller or DMA? */
  63 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  64
  65 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  66 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  67
  68 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
  69 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
  70
  71 /* I2C addresses of SPD EEPROMs */
  72 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  73
  74 /* Make sure required options are set */
  75 #ifndef CONFIG_SPD_EEPROM
  76 #error ("CONFIG_SPD_EEPROM is required")
  77 #endif
  78
  79 #undef CONFIG_CLOCKS_IN_MHZ
  80 /*
  81  * Physical Address Map
  82  *
  83  * 32bit:
  84  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
  85  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
  86  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
  87  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
  88  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
  89  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
  90  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
  91  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
  92  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
  93  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
  94  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
  95  *
  96  * 36bit:
  97  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
  98  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
  99  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
 100  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
 101  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
 102  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
 103  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
 104  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
 105  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
 106  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
 107  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
 108  *
 109  */
 110
 111 /*
 112  * Local Bus Definitions
 113  */
 114
 115 /*
 116  * FLASH on the Local Bus
 117  * Two banks, 8M each, using the CFI driver.
 118  * Boot from BR0/OR0 bank at 0xff00_0000
 119  * Alternate BR1/OR1 bank at 0xff80_0000
 120  *
 121  * BR0, BR1:
 122  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
 123  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
 124  *    Port Size = 16 bits = BRx[19:20] = 10
 125  *    Use GPCM = BRx[24:26] = 000
 126  *    Valid = BRx[31] = 1
 127  *
 128  * 0    4    8    12   16   20   24   28
 129  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
 130  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
 131  *
 132  * OR0, OR1:
 133  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
 134  *    Reserved ORx[17:18] = 11, confusion here?
 135  *    CSNT = ORx[20] = 1
 136  *    ACS = half cycle delay = ORx[21:22] = 11
 137  *    SCY = 6 = ORx[24:27] = 0110
 138  *    TRLX = use relaxed timing = ORx[29] = 1
 139  *    EAD = use external address latch delay = OR[31] = 1
 140  *
 141  * 0    4    8    12   16   20   24   28
 142  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
 143  */
 144
 145 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
 146 #ifdef CONFIG_PHYS_64BIT
 147 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
 148 #else
 149 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 150 #endif
 151
 152 #define CONFIG_SYS_BR0_PRELIM \
 153         (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS + 0x800000) | BR_PS_16 | BR_V)
 154 #define CONFIG_SYS_BR1_PRELIM \
 155         (BR_PHYS_ADDR(CONFIG_SYS_FLASH_BASE_PHYS) | BR_PS_16 | BR_V)
 156
 157 #define CONFIG_SYS_OR0_PRELIM           0xff806e65
 158 #define CONFIG_SYS_OR1_PRELIM           0xff806e65
 159
 160 #define CONFIG_SYS_FLASH_BANKS_LIST \
 161         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
 162 #define CONFIG_SYS_MAX_FLASH_BANKS      2               /* number of banks */
 163 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
 164 #undef  CONFIG_SYS_FLASH_CHECKSUM
 165 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 166 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 167
 168 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
 169
 170 #define CONFIG_SYS_FLASH_EMPTY_INFO
 171
 172 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 173
 174 /*
 175  * SDRAM on the Local Bus
 176  */
 177 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
 178 #ifdef CONFIG_PHYS_64BIT
 179 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
 180 #else
 181 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
 182 #endif
 183 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 184
 185 /*
 186  * Base Register 2 and Option Register 2 configure SDRAM.
 187  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 188  *
 189  * For BR2, need:
 190  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 191  *    port-size = 32-bits = BR2[19:20] = 11
 192  *    no parity checking = BR2[21:22] = 00
 193  *    SDRAM for MSEL = BR2[24:26] = 011
 194  *    Valid = BR[31] = 1
 195  *
 196  * 0    4    8    12   16   20   24   28
 197  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 198  *
 199  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 200  * FIXME: the top 17 bits of BR2.
 201  */
 202
 203 #define CONFIG_SYS_BR2_PRELIM \
 204         (BR_PHYS_ADDR(CONFIG_SYS_LBC_SDRAM_BASE_PHYS) \
 205         | BR_PS_32 | (3<<BR_MSEL_SHIFT) | BR_V)
 206
 207 /*
 208  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 209  *
 210  * For OR2, need:
 211  *    64MB mask for AM, OR2[0:7] = 1111 1100
 212  *                 XAM, OR2[17:18] = 11
 213  *    9 columns OR2[19-21] = 010
 214  *    13 rows   OR2[23-25] = 100
 215  *    EAD set for extra time OR[31] = 1
 216  *
 217  * 0    4    8    12   16   20   24   28
 218  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 219  */
 220
 221 #define CONFIG_SYS_OR2_PRELIM           0xfc006901
 222
 223 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
 224 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
 225 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
 226 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
 227
 228 /*
 229  * Common settings for all Local Bus SDRAM commands.
 230  * At run time, either BSMA1516 (for CPU 1.1)
 231  *                  or BSMA1617 (for CPU 1.0) (old)
 232  * is OR'ed in too.
 233  */
 234 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
 235                                 | LSDMR_PRETOACT7       \
 236                                 | LSDMR_ACTTORW7        \
 237                                 | LSDMR_BL8             \
 238                                 | LSDMR_WRC4            \
 239                                 | LSDMR_CL3             \
 240                                 | LSDMR_RFEN            \
 241                                 )
 242
 243 /*
 244  * The CADMUS registers are connected to CS3 on CDS.
 245  * The new memory map places CADMUS at 0xf8000000.
 246  *
 247  * For BR3, need:
 248  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
 249  *    port-size = 8-bits  = BR[19:20] = 01
 250  *    no parity checking  = BR[21:22] = 00
 251  *    GPMC for MSEL       = BR[24:26] = 000
 252  *    Valid               = BR[31]    = 1
 253  *
 254  * 0    4    8    12   16   20   24   28
 255  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
 256  *
 257  * For OR3, need:
 258  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
 259  *    disable buffer ctrl OR[19]    = 0
 260  *    CSNT                OR[20]    = 1
 261  *    ACS                 OR[21:22] = 11
 262  *    XACS                OR[23]    = 1
 263  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
 264  *    SETA                OR[28]    = 0
 265  *    TRLX                OR[29]    = 1
 266  *    EHTR                OR[30]    = 1
 267  *    EAD extra time      OR[31]    = 1
 268  *
 269  * 0    4    8    12   16   20   24   28
 270  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
 271  */
 272
 273 #define CONFIG_FSL_CADMUS
 274
 275 #define CADMUS_BASE_ADDR 0xf8000000
 276 #ifdef CONFIG_PHYS_64BIT
 277 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
 278 #else
 279 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
 280 #endif
 281 #define CONFIG_SYS_BR3_PRELIM \
 282         (BR_PHYS_ADDR(CADMUS_BASE_ADDR_PHYS) | BR_PS_8 | BR_V)
 283 #define CONFIG_SYS_OR3_PRELIM    0xfff00ff7
 284
 285 #define CONFIG_SYS_INIT_RAM_LOCK        1
 286 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 287 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 288
 289 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 290 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 291
 292 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024) /* Reserve 256 kB for Mon */
 293 #define CONFIG_SYS_MALLOC_LEN   (1024 * 1024)   /* Reserved for malloc */
 294
 295 /* Serial Port */
 296 #define CONFIG_SYS_NS16550_SERIAL
 297 #define CONFIG_SYS_NS16550_REG_SIZE     1
 298 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 299
 300 #define CONFIG_SYS_BAUDRATE_TABLE \
 301         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 302
 303 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 304 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 305
 306 /*
 307  * I2C
 308  */
 309 #define CONFIG_SYS_I2C
 310 #define CONFIG_SYS_I2C_FSL
 311 #define CONFIG_SYS_FSL_I2C_SPEED        400000
 312 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
 313 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
 314 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 315
 316 /* EEPROM */
 317 #define CONFIG_ID_EEPROM
 318 #define CONFIG_SYS_I2C_EEPROM_CCID
 319 #define CONFIG_SYS_ID_EEPROM
 320 #define CONFIG_SYS_I2C_EEPROM_ADDR     0x57
 321 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 2
 322
 323 /*
 324  * General PCI
 325  * Memory space is mapped 1-1, but I/O space must start from 0.
 326  */
 327 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 328 #ifdef CONFIG_PHYS_64BIT
 329 #define CONFIG_SYS_PCI1_MEM_BUS         0xe0000000
 330 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
 331 #else
 332 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 333 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 334 #endif
 335 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 336 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 337 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 338 #ifdef CONFIG_PHYS_64BIT
 339 #define CONFIG_SYS_PCI1_IO_PHYS 0xfe2000000ull
 340 #else
 341 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 342 #endif
 343 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
 344
 345 #ifdef CONFIG_PCIE1
 346 #define CONFIG_SYS_PCIE1_NAME           "Slot"
 347 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
 348 #ifdef CONFIG_PHYS_64BIT
 349 #define CONFIG_SYS_PCIE1_MEM_BUS        0xe0000000
 350 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc20000000ull
 351 #else
 352 #define CONFIG_SYS_PCIE1_MEM_BUS        0xa0000000
 353 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
 354 #endif
 355 #define CONFIG_SYS_PCIE1_MEM_SIZE       0x20000000      /* 512M */
 356 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe3000000
 357 #define CONFIG_SYS_PCIE1_IO_BUS 0x00000000
 358 #ifdef CONFIG_PHYS_64BIT
 359 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
 360 #else
 361 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
 362 #endif
 363 #define CONFIG_SYS_PCIE1_IO_SIZE        0x00100000      /*   1M */
 364 #endif
 365
 366 /*
 367  * RapidIO MMU
 368  */
 369 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
 370 #ifdef CONFIG_PHYS_64BIT
 371 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
 372 #else
 373 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
 374 #endif
 375 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 376
 377 #ifdef CONFIG_LEGACY
 378 #define BRIDGE_ID 17
 379 #define VIA_ID 2
 380 #else
 381 #define BRIDGE_ID 28
 382 #define VIA_ID 4
 383 #endif
 384
 385 #if defined(CONFIG_PCI)
 386 #undef CONFIG_EEPRO100
 387 #undef CONFIG_TULIP
 388
 389 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 390
 391 #endif  /* CONFIG_PCI */
 392
 393 #if defined(CONFIG_TSEC_ENET)
 394
 395 #define CONFIG_TSEC1    1
 396 #define CONFIG_TSEC1_NAME       "eTSEC0"
 397 #define CONFIG_TSEC2    1
 398 #define CONFIG_TSEC2_NAME       "eTSEC1"
 399 #define CONFIG_TSEC3    1
 400 #define CONFIG_TSEC3_NAME       "eTSEC2"
 401 #define CONFIG_TSEC4
 402 #define CONFIG_TSEC4_NAME       "eTSEC3"
 403 #undef CONFIG_MPC85XX_FEC
 404
 405 #define TSEC1_PHY_ADDR          0
 406 #define TSEC2_PHY_ADDR          1
 407 #define TSEC3_PHY_ADDR          2
 408 #define TSEC4_PHY_ADDR          3
 409
 410 #define TSEC1_PHYIDX            0
 411 #define TSEC2_PHYIDX            0
 412 #define TSEC3_PHYIDX            0
 413 #define TSEC4_PHYIDX            0
 414 #define TSEC1_FLAGS             TSEC_GIGABIT
 415 #define TSEC2_FLAGS             TSEC_GIGABIT
 416 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 417 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 418
 419 /* Options are: eTSEC[0-3] */
 420 #define CONFIG_ETHPRIME         "eTSEC0"
 421 #endif  /* CONFIG_TSEC_ENET */
 422
 423 /*
 424  * Environment
 425  */
 426 #if CONFIG_SYS_MONITOR_BASE > 0xfff80000
 427 #define CONFIG_ENV_ADDR 0xfff80000
 428 #else
 429 #define CONFIG_ENV_ADDR (CONFIG_SYS_MONITOR_BASE - CONFIG_ENV_SECT_SIZE)
 430 #endif
 431 #define CONFIG_ENV_SECT_SIZE    0x20000 /* 128K for env */
 432 #define CONFIG_ENV_SIZE         0x2000
 433
 434 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 435 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 436
 437 /*
 438  * BOOTP options
 439  */
 440 #define CONFIG_BOOTP_BOOTFILESIZE
 441
 442 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
 443
 444 /*
 445  * Miscellaneous configurable options
 446  */
 447 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
 448
 449 /*
 450  * For booting Linux, the board info and command line data
 451  * have to be in the first 64 MB of memory, since this is
 452  * the maximum mapped by the Linux kernel during initialization.
 453  */
 454 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 455 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 456
 457 #if defined(CONFIG_CMD_KGDB)
 458 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 459 #endif
 460
 461 /*
 462  * Environment Configuration
 463  */
 464 #if defined(CONFIG_TSEC_ENET)
 465 #define CONFIG_HAS_ETH0
 466 #define CONFIG_HAS_ETH1
 467 #define CONFIG_HAS_ETH2
 468 #define CONFIG_HAS_ETH3
 469 #endif
 470
 471 #define CONFIG_IPADDR    192.168.1.253
 472
 473 #define CONFIG_HOSTNAME  "unknown"
 474 #define CONFIG_ROOTPATH  "/nfsroot"
 475 #define CONFIG_BOOTFILE "8548cds/uImage.uboot"
 476 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
 477
 478 #define CONFIG_SERVERIP  192.168.1.1
 479 #define CONFIG_GATEWAYIP 192.168.1.1
 480 #define CONFIG_NETMASK   255.255.255.0
 481
 482 #define CONFIG_LOADADDR 1000000 /*default location for tftp and bootm*/
 483
 484 #define CONFIG_EXTRA_ENV_SETTINGS               \
 485         "hwconfig=fsl_ddr:ecc=off\0"            \
 486         "netdev=eth0\0"                         \
 487         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 488         "tftpflash=tftpboot $loadaddr $uboot; " \
 489                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
 490                         " +$filesize; " \
 491                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
 492                         " +$filesize; " \
 493                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
 494                         " $filesize; "  \
 495                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
 496                         " +$filesize; " \
 497                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
 498                         " $filesize\0"  \
 499         "consoledev=ttyS1\0"                    \
 500         "ramdiskaddr=2000000\0"                 \
 501         "ramdiskfile=ramdisk.uboot\0"           \
 502         "fdtaddr=1e00000\0"                     \
 503         "fdtfile=mpc8548cds.dtb\0"
 504
 505 #define CONFIG_NFSBOOTCOMMAND                                           \
 506    "setenv bootargs root=/dev/nfs rw "                                  \
 507       "nfsroot=$serverip:$rootpath "                                    \
 508       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 509       "console=$consoledev,$baudrate $othbootargs;"                     \
 510    "tftp $loadaddr $bootfile;"                                          \
 511    "tftp $fdtaddr $fdtfile;"                                            \
 512    "bootm $loadaddr - $fdtaddr"
 513
 514 #define CONFIG_RAMBOOTCOMMAND \
 515    "setenv bootargs root=/dev/ram rw "                                  \
 516       "console=$consoledev,$baudrate $othbootargs;"                     \
 517    "tftp $ramdiskaddr $ramdiskfile;"                                    \
 518    "tftp $loadaddr $bootfile;"                                          \
 519    "tftp $fdtaddr $fdtfile;"                                            \
 520    "bootm $loadaddr $ramdiskaddr $fdtaddr"
 521
 522 #define CONFIG_BOOTCOMMAND      CONFIG_NFSBOOTCOMMAND
 523
 524 #endif  /* __CONFIG_H */