Convert CONFIG_PCIE1 et al to Kconfig
[platform/kernel/u-boot.git] / include / configs / MPC8548CDS.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
4  * Copyright 2020 NXP
5  */
6
7 /*
8  * mpc8548cds board configuration file
9  *
10  * Please refer to doc/README.mpc85xxcds for more info.
11  *
12  */
13 #ifndef __CONFIG_H
14 #define __CONFIG_H
15
16 #define CONFIG_SYS_SRIO
17 #define CONFIG_SRIO1                    /* SRIO port 1 */
18
19 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
20
21 #ifndef __ASSEMBLY__
22 #include <linux/stringify.h>
23 #endif
24
25 /*
26  * These can be toggled for performance analysis, otherwise use default.
27  */
28 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
29
30 /*
31  * Only possible on E500 Version 2 or newer cores.
32  */
33
34 #define CONFIG_SYS_CCSRBAR              0xe0000000
35 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
36
37 /* DDR Setup */
38 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
39
40 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
41
42 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
43 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
44
45 /* I2C addresses of SPD EEPROMs */
46 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
47
48 /* Make sure required options are set */
49 #ifndef CONFIG_SPD_EEPROM
50 #error ("CONFIG_SPD_EEPROM is required")
51 #endif
52
53 /*
54  * Physical Address Map
55  *
56  * 32bit:
57  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
58  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
59  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
60  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
61  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
62  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
63  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
64  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
65  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
66  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
67  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
68  *
69  * 36bit:
70  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
71  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
72  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
73  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
74  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
75  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
76  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
77  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
78  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
79  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
80  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
81  *
82  */
83
84 /*
85  * Local Bus Definitions
86  */
87
88 /*
89  * FLASH on the Local Bus
90  * Two banks, 8M each, using the CFI driver.
91  * Boot from BR0/OR0 bank at 0xff00_0000
92  * Alternate BR1/OR1 bank at 0xff80_0000
93  *
94  * BR0, BR1:
95  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
96  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
97  *    Port Size = 16 bits = BRx[19:20] = 10
98  *    Use GPCM = BRx[24:26] = 000
99  *    Valid = BRx[31] = 1
100  *
101  * 0    4    8    12   16   20   24   28
102  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
103  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
104  *
105  * OR0, OR1:
106  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
107  *    Reserved ORx[17:18] = 11, confusion here?
108  *    CSNT = ORx[20] = 1
109  *    ACS = half cycle delay = ORx[21:22] = 11
110  *    SCY = 6 = ORx[24:27] = 0110
111  *    TRLX = use relaxed timing = ORx[29] = 1
112  *    EAD = use external address latch delay = OR[31] = 1
113  *
114  * 0    4    8    12   16   20   24   28
115  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
116  */
117
118 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
119 #ifdef CONFIG_PHYS_64BIT
120 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
121 #else
122 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
123 #endif
124
125 #define CONFIG_SYS_FLASH_BANKS_LIST \
126         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
127 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
128 #undef  CONFIG_SYS_FLASH_CHECKSUM
129 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
130 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
131
132 #define CONFIG_SYS_FLASH_EMPTY_INFO
133
134 #define CONFIG_HWCONFIG                 /* enable hwconfig */
135
136 /*
137  * SDRAM on the Local Bus
138  */
139 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
140 #ifdef CONFIG_PHYS_64BIT
141 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
142 #else
143 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
144 #endif
145 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
146
147 /*
148  * Base Register 2 and Option Register 2 configure SDRAM.
149  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
150  *
151  * For BR2, need:
152  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
153  *    port-size = 32-bits = BR2[19:20] = 11
154  *    no parity checking = BR2[21:22] = 00
155  *    SDRAM for MSEL = BR2[24:26] = 011
156  *    Valid = BR[31] = 1
157  *
158  * 0    4    8    12   16   20   24   28
159  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
160  *
161  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
162  * FIXME: the top 17 bits of BR2.
163  */
164
165 /*
166  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
167  *
168  * For OR2, need:
169  *    64MB mask for AM, OR2[0:7] = 1111 1100
170  *                 XAM, OR2[17:18] = 11
171  *    9 columns OR2[19-21] = 010
172  *    13 rows   OR2[23-25] = 100
173  *    EAD set for extra time OR[31] = 1
174  *
175  * 0    4    8    12   16   20   24   28
176  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
177  */
178
179 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
180 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
181 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
182 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
183
184 /*
185  * Common settings for all Local Bus SDRAM commands.
186  * At run time, either BSMA1516 (for CPU 1.1)
187  *                  or BSMA1617 (for CPU 1.0) (old)
188  * is OR'ed in too.
189  */
190 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
191                                 | LSDMR_PRETOACT7       \
192                                 | LSDMR_ACTTORW7        \
193                                 | LSDMR_BL8             \
194                                 | LSDMR_WRC4            \
195                                 | LSDMR_CL3             \
196                                 | LSDMR_RFEN            \
197                                 )
198
199 /*
200  * The CADMUS registers are connected to CS3 on CDS.
201  * The new memory map places CADMUS at 0xf8000000.
202  *
203  * For BR3, need:
204  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
205  *    port-size = 8-bits  = BR[19:20] = 01
206  *    no parity checking  = BR[21:22] = 00
207  *    GPMC for MSEL       = BR[24:26] = 000
208  *    Valid               = BR[31]    = 1
209  *
210  * 0    4    8    12   16   20   24   28
211  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
212  *
213  * For OR3, need:
214  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
215  *    disable buffer ctrl OR[19]    = 0
216  *    CSNT                OR[20]    = 1
217  *    ACS                 OR[21:22] = 11
218  *    XACS                OR[23]    = 1
219  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
220  *    SETA                OR[28]    = 0
221  *    TRLX                OR[29]    = 1
222  *    EHTR                OR[30]    = 1
223  *    EAD extra time      OR[31]    = 1
224  *
225  * 0    4    8    12   16   20   24   28
226  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
227  */
228
229 #define CONFIG_FSL_CADMUS
230
231 #define CADMUS_BASE_ADDR 0xf8000000
232 #ifdef CONFIG_PHYS_64BIT
233 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
234 #else
235 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
236 #endif
237
238 #define CONFIG_SYS_INIT_RAM_LOCK        1
239 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
240 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
241
242 #define CONFIG_SYS_INIT_SP_OFFSET       (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
243
244 #define CONFIG_SYS_MONITOR_LEN          (512 * 1024)
245
246 /* Serial Port */
247 #define CONFIG_SYS_NS16550_SERIAL
248 #define CONFIG_SYS_NS16550_REG_SIZE     1
249 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
250
251 #define CONFIG_SYS_BAUDRATE_TABLE \
252         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
253
254 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
255 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
256
257 /*
258  * I2C
259  */
260 #if !CONFIG_IS_ENABLED(DM_I2C)
261 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
262 #endif
263
264 /* EEPROM */
265 #define CONFIG_SYS_I2C_EEPROM_CCID
266
267 /*
268  * General PCI
269  * Memory space is mapped 1-1, but I/O space must start from 0.
270  */
271 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
272 #ifdef CONFIG_PHYS_64BIT
273 #define CONFIG_SYS_PCI1_MEM_BUS         0xe0000000
274 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
275 #else
276 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
277 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
278 #endif
279 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
280 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
281 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
282 #ifdef CONFIG_PHYS_64BIT
283 #define CONFIG_SYS_PCI1_IO_PHYS 0xfe2000000ull
284 #else
285 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
286 #endif
287 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
288
289 #ifdef CONFIG_PCIE1
290 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
291 #ifdef CONFIG_PHYS_64BIT
292 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc20000000ull
293 #else
294 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
295 #endif
296 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe3000000
297 #ifdef CONFIG_PHYS_64BIT
298 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
299 #else
300 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
301 #endif
302 #endif
303
304 /*
305  * RapidIO MMU
306  */
307 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
308 #ifdef CONFIG_PHYS_64BIT
309 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
310 #else
311 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
312 #endif
313 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
314
315 #if defined(CONFIG_PCI)
316 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
317 #endif  /* CONFIG_PCI */
318
319 #if defined(CONFIG_TSEC_ENET)
320
321 #define CONFIG_TSEC1    1
322 #define CONFIG_TSEC1_NAME       "eTSEC0"
323 #define CONFIG_TSEC2    1
324 #define CONFIG_TSEC2_NAME       "eTSEC1"
325 #define CONFIG_TSEC3    1
326 #define CONFIG_TSEC3_NAME       "eTSEC2"
327 #define CONFIG_TSEC4
328 #define CONFIG_TSEC4_NAME       "eTSEC3"
329 #undef CONFIG_MPC85XX_FEC
330
331 #define TSEC1_PHY_ADDR          0
332 #define TSEC2_PHY_ADDR          1
333 #define TSEC3_PHY_ADDR          2
334 #define TSEC4_PHY_ADDR          3
335
336 #define TSEC1_PHYIDX            0
337 #define TSEC2_PHYIDX            0
338 #define TSEC3_PHYIDX            0
339 #define TSEC4_PHYIDX            0
340 #define TSEC1_FLAGS             TSEC_GIGABIT
341 #define TSEC2_FLAGS             TSEC_GIGABIT
342 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
343 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
344 #endif  /* CONFIG_TSEC_ENET */
345
346 /*
347  * Environment
348  */
349
350 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
351 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
352
353 /*
354  * Miscellaneous configurable options
355  */
356
357 /*
358  * For booting Linux, the board info and command line data
359  * have to be in the first 64 MB of memory, since this is
360  * the maximum mapped by the Linux kernel during initialization.
361  */
362 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
363 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
364
365 /*
366  * Environment Configuration
367  */
368
369 #define CONFIG_IPADDR    192.168.1.253
370
371 #define CONFIG_HOSTNAME  "unknown"
372 #define CONFIG_ROOTPATH  "/nfsroot"
373 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
374
375 #define CONFIG_SERVERIP  192.168.1.1
376 #define CONFIG_GATEWAYIP 192.168.1.1
377 #define CONFIG_NETMASK   255.255.255.0
378
379 #define CONFIG_EXTRA_ENV_SETTINGS               \
380         "hwconfig=fsl_ddr:ecc=off\0"            \
381         "netdev=eth0\0"                         \
382         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
383         "tftpflash=tftpboot $loadaddr $uboot; " \
384                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
385                         " +$filesize; " \
386                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
387                         " +$filesize; " \
388                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
389                         " $filesize; "  \
390                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
391                         " +$filesize; " \
392                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
393                         " $filesize\0"  \
394         "consoledev=ttyS1\0"                    \
395         "ramdiskaddr=2000000\0"                 \
396         "ramdiskfile=ramdisk.uboot\0"           \
397         "fdtaddr=1e00000\0"                     \
398         "fdtfile=mpc8548cds.dtb\0"
399
400 #endif  /* __CONFIG_H */