include/configs/MPC8548CDS.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Copyright 2004, 2007, 2010-2011 Freescale Semiconductor.
   4  * Copyright 2020 NXP
   5  */
   6
   7 /*
   8  * mpc8548cds board configuration file
   9  *
  10  * Please refer to doc/README.mpc85xxcds for more info.
  11  *
  12  */
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 #define CONFIG_SYS_SRIO
  17 #define CONFIG_SRIO1                    /* SRIO port 1 */
  18
  19 #define CONFIG_PCI1             /* PCI controller 1 */
  20 #define CONFIG_PCIE1            /* PCIE controller 1 (slot 1) */
  21 #undef CONFIG_PCI2
  22
  23 #define CONFIG_INTERRUPTS               /* enable pci, srio, ddr interrupts */
  24
  25 #ifndef __ASSEMBLY__
  26 #include <linux/stringify.h>
  27 #endif
  28
  29 /*
  30  * These can be toggled for performance analysis, otherwise use default.
  31  */
  32 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
  33
  34 /*
  35  * Only possible on E500 Version 2 or newer cores.
  36  */
  37 #define CONFIG_ENABLE_36BIT_PHYS        1
  38
  39 #define CONFIG_SYS_CCSRBAR              0xe0000000
  40 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
  41
  42 /* DDR Setup */
  43 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
  44
  45 #define CONFIG_MEM_INIT_VALUE   0xDeadBeef
  46
  47 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
  48 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
  49
  50 /* I2C addresses of SPD EEPROMs */
  51 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
  52
  53 /* Make sure required options are set */
  54 #ifndef CONFIG_SPD_EEPROM
  55 #error ("CONFIG_SPD_EEPROM is required")
  56 #endif
  57
  58 /*
  59  * Physical Address Map
  60  *
  61  * 32bit:
  62  * 0x0000_0000  0x7fff_ffff     DDR                     2G      cacheable
  63  * 0x8000_0000  0x9fff_ffff     PCI1 MEM                512M    cacheable
  64  * 0xa000_0000  0xbfff_ffff     PCIe MEM                512M    cacheable
  65  * 0xc000_0000  0xdfff_ffff     RapidIO                 512M    cacheable
  66  * 0xe000_0000  0xe00f_ffff     CCSR                    1M      non-cacheable
  67  * 0xe200_0000  0xe20f_ffff     PCI1 IO                 1M      non-cacheable
  68  * 0xe300_0000  0xe30f_ffff     PCIe IO                 1M      non-cacheable
  69  * 0xf000_0000  0xf3ff_ffff     SDRAM                   64M     cacheable
  70  * 0xf800_0000  0xf80f_ffff     NVRAM/CADMUS            1M      non-cacheable
  71  * 0xff00_0000  0xff7f_ffff     FLASH (2nd bank)        8M      non-cacheable
  72  * 0xff80_0000  0xffff_ffff     FLASH (boot bank)       8M      non-cacheable
  73  *
  74  * 36bit:
  75  * 0x00000_0000 0x07fff_ffff    DDR                     2G      cacheable
  76  * 0xc0000_0000 0xc1fff_ffff    PCI1 MEM                512M    cacheable
  77  * 0xc2000_0000 0xc3fff_ffff    PCIe MEM                512M    cacheable
  78  * 0xc4000_0000 0xc5fff_ffff    RapidIO                 512M    cacheable
  79  * 0xfe000_0000 0xfe00f_ffff    CCSR                    1M      non-cacheable
  80  * 0xfe200_0000 0xfe20f_ffff    PCI1 IO                 1M      non-cacheable
  81  * 0xfe300_0000 0xfe30f_ffff    PCIe IO                 1M      non-cacheable
  82  * 0xff000_0000 0xff3ff_ffff    SDRAM                   64M     cacheable
  83  * 0xff800_0000 0xff80f_ffff    NVRAM/CADMUS            1M      non-cacheable
  84  * 0xfff00_0000 0xfff7f_ffff    FLASH (2nd bank)        8M      non-cacheable
  85  * 0xfff80_0000 0xfffff_ffff    FLASH (boot bank)       8M      non-cacheable
  86  *
  87  */
  88
  89 /*
  90  * Local Bus Definitions
  91  */
  92
  93 /*
  94  * FLASH on the Local Bus
  95  * Two banks, 8M each, using the CFI driver.
  96  * Boot from BR0/OR0 bank at 0xff00_0000
  97  * Alternate BR1/OR1 bank at 0xff80_0000
  98  *
  99  * BR0, BR1:
 100  *    Base address 0 = 0xff00_0000 = BR0[0:16] = 1111 1111 0000 0000 0
 101  *    Base address 1 = 0xff80_0000 = BR1[0:16] = 1111 1111 1000 0000 0
 102  *    Port Size = 16 bits = BRx[19:20] = 10
 103  *    Use GPCM = BRx[24:26] = 000
 104  *    Valid = BRx[31] = 1
 105  *
 106  * 0    4    8    12   16   20   24   28
 107  * 1111 1111 1000 0000 0001 0000 0000 0001 = ff801001    BR0
 108  * 1111 1111 0000 0000 0001 0000 0000 0001 = ff001001    BR1
 109  *
 110  * OR0, OR1:
 111  *    Addr Mask = 8M = ORx[0:16] = 1111 1111 1000 0000 0
 112  *    Reserved ORx[17:18] = 11, confusion here?
 113  *    CSNT = ORx[20] = 1
 114  *    ACS = half cycle delay = ORx[21:22] = 11
 115  *    SCY = 6 = ORx[24:27] = 0110
 116  *    TRLX = use relaxed timing = ORx[29] = 1
 117  *    EAD = use external address latch delay = OR[31] = 1
 118  *
 119  * 0    4    8    12   16   20   24   28
 120  * 1111 1111 1000 0000 0110 1110 0110 0101 = ff806e65    ORx
 121  */
 122
 123 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
 124 #ifdef CONFIG_PHYS_64BIT
 125 #define CONFIG_SYS_FLASH_BASE_PHYS      0xfff000000ull
 126 #else
 127 #define CONFIG_SYS_FLASH_BASE_PHYS      CONFIG_SYS_FLASH_BASE
 128 #endif
 129
 130 #define CONFIG_SYS_FLASH_BANKS_LIST \
 131         {CONFIG_SYS_FLASH_BASE_PHYS + 0x800000, CONFIG_SYS_FLASH_BASE_PHYS}
 132 #define CONFIG_SYS_MAX_FLASH_SECT       128             /* sectors per device */
 133 #undef  CONFIG_SYS_FLASH_CHECKSUM
 134 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
 135 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
 136
 137 #define CONFIG_SYS_FLASH_EMPTY_INFO
 138
 139 #define CONFIG_HWCONFIG                 /* enable hwconfig */
 140
 141 /*
 142  * SDRAM on the Local Bus
 143  */
 144 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
 145 #ifdef CONFIG_PHYS_64BIT
 146 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  0xff0000000ull
 147 #else
 148 #define CONFIG_SYS_LBC_SDRAM_BASE_PHYS  CONFIG_SYS_LBC_SDRAM_BASE
 149 #endif
 150 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
 151
 152 /*
 153  * Base Register 2 and Option Register 2 configure SDRAM.
 154  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
 155  *
 156  * For BR2, need:
 157  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 158  *    port-size = 32-bits = BR2[19:20] = 11
 159  *    no parity checking = BR2[21:22] = 00
 160  *    SDRAM for MSEL = BR2[24:26] = 011
 161  *    Valid = BR[31] = 1
 162  *
 163  * 0    4    8    12   16   20   24   28
 164  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 165  *
 166  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
 167  * FIXME: the top 17 bits of BR2.
 168  */
 169
 170 /*
 171  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
 172  *
 173  * For OR2, need:
 174  *    64MB mask for AM, OR2[0:7] = 1111 1100
 175  *                 XAM, OR2[17:18] = 11
 176  *    9 columns OR2[19-21] = 010
 177  *    13 rows   OR2[23-25] = 100
 178  *    EAD set for extra time OR[31] = 1
 179  *
 180  * 0    4    8    12   16   20   24   28
 181  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 182  */
 183
 184 #define CONFIG_SYS_LBC_LCRR             0x00030004      /* LB clock ratio reg */
 185 #define CONFIG_SYS_LBC_LBCR             0x00000000      /* LB config reg */
 186 #define CONFIG_SYS_LBC_LSRT             0x20000000      /* LB sdram refresh timer */
 187 #define CONFIG_SYS_LBC_MRTPR            0x00000000      /* LB refresh timer prescal*/
 188
 189 /*
 190  * Common settings for all Local Bus SDRAM commands.
 191  * At run time, either BSMA1516 (for CPU 1.1)
 192  *                  or BSMA1617 (for CPU 1.0) (old)
 193  * is OR'ed in too.
 194  */
 195 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_RFCR16          \
 196                                 | LSDMR_PRETOACT7       \
 197                                 | LSDMR_ACTTORW7        \
 198                                 | LSDMR_BL8             \
 199                                 | LSDMR_WRC4            \
 200                                 | LSDMR_CL3             \
 201                                 | LSDMR_RFEN            \
 202                                 )
 203
 204 /*
 205  * The CADMUS registers are connected to CS3 on CDS.
 206  * The new memory map places CADMUS at 0xf8000000.
 207  *
 208  * For BR3, need:
 209  *    Base address of 0xf8000000 = BR[0:16] = 1111 1000 0000 0000 0
 210  *    port-size = 8-bits  = BR[19:20] = 01
 211  *    no parity checking  = BR[21:22] = 00
 212  *    GPMC for MSEL       = BR[24:26] = 000
 213  *    Valid               = BR[31]    = 1
 214  *
 215  * 0    4    8    12   16   20   24   28
 216  * 1111 1000 0000 0000 0000 1000 0000 0001 = f8000801
 217  *
 218  * For OR3, need:
 219  *    1 MB mask for AM,   OR[0:16]  = 1111 1111 1111 0000 0
 220  *    disable buffer ctrl OR[19]    = 0
 221  *    CSNT                OR[20]    = 1
 222  *    ACS                 OR[21:22] = 11
 223  *    XACS                OR[23]    = 1
 224  *    SCY 15 wait states  OR[24:27] = 1111      max is suboptimal but safe
 225  *    SETA                OR[28]    = 0
 226  *    TRLX                OR[29]    = 1
 227  *    EHTR                OR[30]    = 1
 228  *    EAD extra time      OR[31]    = 1
 229  *
 230  * 0    4    8    12   16   20   24   28
 231  * 1111 1111 1111 0000 0000 1111 1111 0111 = fff00ff7
 232  */
 233
 234 #define CONFIG_FSL_CADMUS
 235
 236 #define CADMUS_BASE_ADDR 0xf8000000
 237 #ifdef CONFIG_PHYS_64BIT
 238 #define CADMUS_BASE_ADDR_PHYS   0xff8000000ull
 239 #else
 240 #define CADMUS_BASE_ADDR_PHYS   CADMUS_BASE_ADDR
 241 #endif
 242
 243 #define CONFIG_SYS_INIT_RAM_LOCK        1
 244 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
 245 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
 246
 247 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 248 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 249
 250 #define CONFIG_SYS_MONITOR_LEN          (512 * 1024)
 251
 252 /* Serial Port */
 253 #define CONFIG_SYS_NS16550_SERIAL
 254 #define CONFIG_SYS_NS16550_REG_SIZE     1
 255 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
 256
 257 #define CONFIG_SYS_BAUDRATE_TABLE \
 258         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 259
 260 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_CCSRBAR+0x4500)
 261 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_CCSRBAR+0x4600)
 262
 263 /*
 264  * I2C
 265  */
 266 #if !CONFIG_IS_ENABLED(DM_I2C)
 267 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
 268 #else
 269 #define CONFIG_SYS_SPD_BUS_NUM 0
 270 #endif
 271
 272 /* EEPROM */
 273 #define CONFIG_SYS_I2C_EEPROM_CCID
 274
 275 /*
 276  * General PCI
 277  * Memory space is mapped 1-1, but I/O space must start from 0.
 278  */
 279 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
 280 #ifdef CONFIG_PHYS_64BIT
 281 #define CONFIG_SYS_PCI1_MEM_BUS         0xe0000000
 282 #define CONFIG_SYS_PCI1_MEM_PHYS        0xc00000000ull
 283 #else
 284 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
 285 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
 286 #endif
 287 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
 288 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
 289 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
 290 #ifdef CONFIG_PHYS_64BIT
 291 #define CONFIG_SYS_PCI1_IO_PHYS 0xfe2000000ull
 292 #else
 293 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
 294 #endif
 295 #define CONFIG_SYS_PCI1_IO_SIZE 0x00100000      /* 1M */
 296
 297 #ifdef CONFIG_PCIE1
 298 #define CONFIG_SYS_PCIE1_MEM_VIRT       0xa0000000
 299 #ifdef CONFIG_PHYS_64BIT
 300 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xc20000000ull
 301 #else
 302 #define CONFIG_SYS_PCIE1_MEM_PHYS       0xa0000000
 303 #endif
 304 #define CONFIG_SYS_PCIE1_IO_VIRT        0xe3000000
 305 #ifdef CONFIG_PHYS_64BIT
 306 #define CONFIG_SYS_PCIE1_IO_PHYS        0xfe3000000ull
 307 #else
 308 #define CONFIG_SYS_PCIE1_IO_PHYS        0xe3000000
 309 #endif
 310 #endif
 311
 312 /*
 313  * RapidIO MMU
 314  */
 315 #define CONFIG_SYS_SRIO1_MEM_VIRT       0xc0000000
 316 #ifdef CONFIG_PHYS_64BIT
 317 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc40000000ull
 318 #else
 319 #define CONFIG_SYS_SRIO1_MEM_PHYS       0xc0000000
 320 #endif
 321 #define CONFIG_SYS_SRIO1_MEM_SIZE       0x20000000      /* 512M */
 322
 323 #if defined(CONFIG_PCI)
 324 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup */
 325 #endif  /* CONFIG_PCI */
 326
 327 #if defined(CONFIG_TSEC_ENET)
 328
 329 #define CONFIG_TSEC1    1
 330 #define CONFIG_TSEC1_NAME       "eTSEC0"
 331 #define CONFIG_TSEC2    1
 332 #define CONFIG_TSEC2_NAME       "eTSEC1"
 333 #define CONFIG_TSEC3    1
 334 #define CONFIG_TSEC3_NAME       "eTSEC2"
 335 #define CONFIG_TSEC4
 336 #define CONFIG_TSEC4_NAME       "eTSEC3"
 337 #undef CONFIG_MPC85XX_FEC
 338
 339 #define TSEC1_PHY_ADDR          0
 340 #define TSEC2_PHY_ADDR          1
 341 #define TSEC3_PHY_ADDR          2
 342 #define TSEC4_PHY_ADDR          3
 343
 344 #define TSEC1_PHYIDX            0
 345 #define TSEC2_PHYIDX            0
 346 #define TSEC3_PHYIDX            0
 347 #define TSEC4_PHYIDX            0
 348 #define TSEC1_FLAGS             TSEC_GIGABIT
 349 #define TSEC2_FLAGS             TSEC_GIGABIT
 350 #define TSEC3_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 351 #define TSEC4_FLAGS             (TSEC_GIGABIT | TSEC_REDUCED)
 352 #endif  /* CONFIG_TSEC_ENET */
 353
 354 /*
 355  * Environment
 356  */
 357
 358 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 359 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
 360
 361 /*
 362  * Miscellaneous configurable options
 363  */
 364
 365 /*
 366  * For booting Linux, the board info and command line data
 367  * have to be in the first 64 MB of memory, since this is
 368  * the maximum mapped by the Linux kernel during initialization.
 369  */
 370 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
 371 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
 372
 373 /*
 374  * Environment Configuration
 375  */
 376
 377 #define CONFIG_IPADDR    192.168.1.253
 378
 379 #define CONFIG_HOSTNAME  "unknown"
 380 #define CONFIG_ROOTPATH  "/nfsroot"
 381 #define CONFIG_UBOOTPATH        8548cds/u-boot.bin      /* TFTP server */
 382
 383 #define CONFIG_SERVERIP  192.168.1.1
 384 #define CONFIG_GATEWAYIP 192.168.1.1
 385 #define CONFIG_NETMASK   255.255.255.0
 386
 387 #define CONFIG_EXTRA_ENV_SETTINGS               \
 388         "hwconfig=fsl_ddr:ecc=off\0"            \
 389         "netdev=eth0\0"                         \
 390         "uboot=" __stringify(CONFIG_UBOOTPATH) "\0"     \
 391         "tftpflash=tftpboot $loadaddr $uboot; " \
 392                 "protect off " __stringify(CONFIG_SYS_TEXT_BASE)        \
 393                         " +$filesize; " \
 394                 "erase " __stringify(CONFIG_SYS_TEXT_BASE)              \
 395                         " +$filesize; " \
 396                 "cp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)     \
 397                         " $filesize; "  \
 398                 "protect on " __stringify(CONFIG_SYS_TEXT_BASE)         \
 399                         " +$filesize; " \
 400                 "cmp.b $loadaddr " __stringify(CONFIG_SYS_TEXT_BASE)    \
 401                         " $filesize\0"  \
 402         "consoledev=ttyS1\0"                    \
 403         "ramdiskaddr=2000000\0"                 \
 404         "ramdiskfile=ramdisk.uboot\0"           \
 405         "fdtaddr=1e00000\0"                     \
 406         "fdtfile=mpc8548cds.dtb\0"
 407
 408 #endif  /* __CONFIG_H */