net: eepro100: Add Kconfig entries
[platform/kernel/u-boot.git] / include / configs / MPC8540ADS.h
1 /* SPDX-License-Identifier: GPL-2.0+ */
2 /*
3  * Copyright 2004, 2011 Freescale Semiconductor.
4  * (C) Copyright 2002,2003 Motorola,Inc.
5  * Xianghua Xiao <X.Xiao@motorola.com>
6  */
7
8 /*
9  * mpc8540ads board configuration file
10  *
11  * Please refer to doc/README.mpc85xx for more info.
12  *
13  * Make sure you change the MAC address and other network params first,
14  * search for CONFIG_SERVERIP, etc in this file.
15  */
16
17 #ifndef __CONFIG_H
18 #define __CONFIG_H
19
20 /*
21  * default CCARBAR is at 0xff700000
22  * assume U-Boot is less than 0.5MB
23  */
24
25 #ifndef CONFIG_HAS_FEC
26 #define CONFIG_HAS_FEC          1       /* 8540 has FEC */
27 #endif
28
29 #define CONFIG_PCI_INDIRECT_BRIDGE
30 #define CONFIG_SYS_PCI_64BIT    1       /* enable 64-bit PCI resources */
31 #define CONFIG_ENV_OVERWRITE
32
33 /*
34  * sysclk for MPC85xx
35  *
36  * Two valid values are:
37  *    33000000
38  *    66000000
39  *
40  * Most PCI cards are still 33Mhz, so in the presence of PCI, 33MHz
41  * is likely the desired value here, so that is now the default.
42  * The board, however, can run at 66MHz.  In any event, this value
43  * must match the settings of some switches.  Details can be found
44  * in the README.mpc85xxads.
45  *
46  * XXX -- Can't we run at 66 MHz, anyway?  PCI should drop to
47  * 33MHz to accommodate, based on a PCI pin.
48  * Note that PCI-X won't work at 33MHz.
49  */
50
51 #ifndef CONFIG_SYS_CLK_FREQ
52 #define CONFIG_SYS_CLK_FREQ     33000000
53 #endif
54
55 /*
56  * These can be toggled for performance analysis, otherwise use default.
57  */
58 #define CONFIG_L2_CACHE                 /* toggle L2 cache */
59 #define CONFIG_BTB                      /* toggle branch predition */
60
61 #define CONFIG_SYS_CCSRBAR              0xe0000000
62 #define CONFIG_SYS_CCSRBAR_PHYS_LOW     CONFIG_SYS_CCSRBAR
63
64 /* DDR Setup */
65 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
66 #define CONFIG_DDR_SPD
67
68 #define CONFIG_MEM_INIT_VALUE           0xDeadBeef
69
70 #define CONFIG_SYS_DDR_SDRAM_BASE       0x00000000      /* DDR is system memory*/
71 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_SDRAM_BASE
72
73 #define CONFIG_DIMM_SLOTS_PER_CTLR      1
74 #define CONFIG_CHIP_SELECTS_PER_CTRL    (2 * CONFIG_DIMM_SLOTS_PER_CTLR)
75
76 /* I2C addresses of SPD EEPROMs */
77 #define SPD_EEPROM_ADDRESS      0x51    /* CTLR 0 DIMM 0 */
78
79 /* These are used when DDR doesn't use SPD. */
80 #define CONFIG_SYS_SDRAM_SIZE   128             /* DDR is 128MB */
81 #define CONFIG_SYS_DDR_CS0_BNDS 0x00000007      /* 0-128MB */
82 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80000002
83 #define CONFIG_SYS_DDR_TIMING_1 0x37344321
84 #define CONFIG_SYS_DDR_TIMING_2 0x00000800      /* P9-45,may need tuning */
85 #define CONFIG_SYS_DDR_CONTROL          0xc2000000      /* unbuffered,no DYN_PWR */
86 #define CONFIG_SYS_DDR_MODE             0x00000062      /* DLL,normal,seq,4/2.5 */
87 #define CONFIG_SYS_DDR_INTERVAL 0x05200100      /* autocharge,no open page */
88
89 /*
90  * SDRAM on the Local Bus
91  */
92 #define CONFIG_SYS_LBC_SDRAM_BASE       0xf0000000      /* Localbus SDRAM */
93 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
94
95 #define CONFIG_SYS_FLASH_BASE           0xff000000      /* start of FLASH 16M */
96 #define CONFIG_SYS_BR0_PRELIM           0xff001801      /* port size 32bit */
97
98 #define CONFIG_SYS_OR0_PRELIM           0xff006ff7      /* 16MB Flash */
99 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* number of banks */
100 #define CONFIG_SYS_MAX_FLASH_SECT       64              /* sectors per device */
101 #undef  CONFIG_SYS_FLASH_CHECKSUM
102 #define CONFIG_SYS_FLASH_ERASE_TOUT     60000   /* Flash Erase Timeout (ms) */
103 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Flash Write Timeout (ms) */
104
105 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE    /* start of monitor */
106
107 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
108 #define CONFIG_SYS_RAMBOOT
109 #else
110 #undef  CONFIG_SYS_RAMBOOT
111 #endif
112
113 #define CONFIG_SYS_FLASH_EMPTY_INFO
114
115 #undef CONFIG_CLOCKS_IN_MHZ
116
117 /*
118  * Local Bus Definitions
119  */
120
121 /*
122  * Base Register 2 and Option Register 2 configure SDRAM.
123  * The SDRAM base address, CONFIG_SYS_LBC_SDRAM_BASE, is 0xf0000000.
124  *
125  * For BR2, need:
126  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
127  *    port-size = 32-bits = BR2[19:20] = 11
128  *    no parity checking = BR2[21:22] = 00
129  *    SDRAM for MSEL = BR2[24:26] = 011
130  *    Valid = BR[31] = 1
131  *
132  * 0    4    8    12   16   20   24   28
133  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
134  *
135  * FIXME: CONFIG_SYS_LBC_SDRAM_BASE should be masked and OR'ed into
136  * FIXME: the top 17 bits of BR2.
137  */
138
139 #define CONFIG_SYS_BR2_PRELIM           0xf0001861
140
141 /*
142  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
143  *
144  * For OR2, need:
145  *    64MB mask for AM, OR2[0:7] = 1111 1100
146  *                 XAM, OR2[17:18] = 11
147  *    9 columns OR2[19-21] = 010
148  *    13 rows   OR2[23-25] = 100
149  *    EAD set for extra time OR[31] = 1
150  *
151  * 0    4    8    12   16   20   24   28
152  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
153  */
154
155 #define CONFIG_SYS_OR2_PRELIM           0xfc006901
156
157 #define CONFIG_SYS_LBC_LCRR             0x00030004    /* LB clock ratio reg */
158 #define CONFIG_SYS_LBC_LBCR             0x00000000    /* LB config reg */
159 #define CONFIG_SYS_LBC_LSRT             0x20000000    /* LB sdram refresh timer */
160 #define CONFIG_SYS_LBC_MRTPR            0x20000000    /* LB refresh timer prescal*/
161
162 #define CONFIG_SYS_LBC_LSDMR_COMMON     ( LSDMR_BSMA1516        \
163                                 | LSDMR_RFCR5           \
164                                 | LSDMR_PRETOACT3       \
165                                 | LSDMR_ACTTORW3        \
166                                 | LSDMR_BL8             \
167                                 | LSDMR_WRC2            \
168                                 | LSDMR_CL3             \
169                                 | LSDMR_RFEN            \
170                                 )
171
172 /*
173  * SDRAM Controller configuration sequence.
174  */
175 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
176 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
177 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
178 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
179 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
180
181 /*
182  * 32KB, 8-bit wide for ADS config reg
183  */
184 #define CONFIG_SYS_BR4_PRELIM          0xf8000801
185 #define CONFIG_SYS_OR4_PRELIM           0xffffe1f1
186 #define CONFIG_SYS_BCSR         (CONFIG_SYS_BR4_PRELIM & 0xffff8000)
187
188 #define CONFIG_SYS_INIT_RAM_LOCK        1
189 #define CONFIG_SYS_INIT_RAM_ADDR        0xe4010000      /* Initial RAM address */
190 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in RAM */
191
192 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
193 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
194
195 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Mon */
196 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserved for malloc */
197
198 /* Serial Port */
199 #define CONFIG_SYS_NS16550_SERIAL
200 #define CONFIG_SYS_NS16550_REG_SIZE    1
201 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
202
203 #define CONFIG_SYS_BAUDRATE_TABLE  \
204         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
205
206 #define CONFIG_SYS_NS16550_COM1        (CONFIG_SYS_CCSRBAR+0x4500)
207 #define CONFIG_SYS_NS16550_COM2        (CONFIG_SYS_CCSRBAR+0x4600)
208
209 /*
210  * I2C
211  */
212 #define CONFIG_SYS_I2C
213 #define CONFIG_SYS_I2C_FSL
214 #define CONFIG_SYS_FSL_I2C_SPEED        400000
215 #define CONFIG_SYS_FSL_I2C_SLAVE        0x7F
216 #define CONFIG_SYS_FSL_I2C_OFFSET       0x3000
217 #define CONFIG_SYS_I2C_NOPROBES         { {0, 0x69} }
218
219 /* RapidIO MMU */
220 #define CONFIG_SYS_RIO_MEM_VIRT 0xc0000000      /* base address */
221 #define CONFIG_SYS_RIO_MEM_BUS  0xc0000000      /* base address */
222 #define CONFIG_SYS_RIO_MEM_PHYS 0xc0000000
223 #define CONFIG_SYS_RIO_MEM_SIZE 0x20000000      /* 128M */
224
225 /*
226  * General PCI
227  * Memory space is mapped 1-1, but I/O space must start from 0.
228  */
229 #define CONFIG_SYS_PCI1_MEM_VIRT        0x80000000
230 #define CONFIG_SYS_PCI1_MEM_BUS 0x80000000
231 #define CONFIG_SYS_PCI1_MEM_PHYS        0x80000000
232 #define CONFIG_SYS_PCI1_MEM_SIZE        0x20000000      /* 512M */
233 #define CONFIG_SYS_PCI1_IO_VIRT 0xe2000000
234 #define CONFIG_SYS_PCI1_IO_BUS  0x00000000
235 #define CONFIG_SYS_PCI1_IO_PHYS 0xe2000000
236 #define CONFIG_SYS_PCI1_IO_SIZE 0x100000        /* 1M */
237
238 #if defined(CONFIG_PCI)
239 #undef CONFIG_TULIP
240
241 #if !defined(CONFIG_PCI_PNP)
242     #define PCI_ENET0_IOADDR    0xe0000000
243     #define PCI_ENET0_MEMADDR   0xe0000000
244     #define PCI_IDSEL_NUMBER    0x0c    /* slot0->3(IDSEL)=12->15 */
245 #endif
246
247 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
248 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
249
250 #endif  /* CONFIG_PCI */
251
252 #if defined(CONFIG_TSEC_ENET)
253
254 #define CONFIG_TSEC1    1
255 #define CONFIG_TSEC1_NAME       "TSEC0"
256 #define CONFIG_TSEC2    1
257 #define CONFIG_TSEC2_NAME       "TSEC1"
258 #define TSEC1_PHY_ADDR          0
259 #define TSEC2_PHY_ADDR          1
260 #define TSEC1_PHYIDX            0
261 #define TSEC2_PHYIDX            0
262 #define TSEC1_FLAGS             TSEC_GIGABIT
263 #define TSEC2_FLAGS             TSEC_GIGABIT
264
265 #if CONFIG_HAS_FEC
266 #define CONFIG_MPC85XX_FEC      1
267 #define CONFIG_MPC85XX_FEC_NAME         "FEC"
268 #define FEC_PHY_ADDR            3
269 #define FEC_PHYIDX              0
270 #define FEC_FLAGS               0
271 #endif
272
273 /* Options are: TSEC[0-1], FEC */
274 #define CONFIG_ETHPRIME         "TSEC0"
275
276 #endif  /* CONFIG_TSEC_ENET */
277
278 /*
279  * Environment
280  */
281
282 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
283 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
284
285 /*
286  * BOOTP options
287  */
288 #define CONFIG_BOOTP_BOOTFILESIZE
289
290 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
291
292 /*
293  * Miscellaneous configurable options
294  */
295 #define CONFIG_SYS_LOAD_ADDR    0x2000000       /* default load address */
296
297 /*
298  * For booting Linux, the board info and command line data
299  * have to be in the first 64 MB of memory, since this is
300  * the maximum mapped by the Linux kernel during initialization.
301  */
302 #define CONFIG_SYS_BOOTMAPSZ    (64 << 20)      /* Initial Memory map for Linux*/
303 #define CONFIG_SYS_BOOTM_LEN    (64 << 20)      /* Increase max gunzip size */
304
305 #if defined(CONFIG_CMD_KGDB)
306 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
307 #endif
308
309 /*
310  * Environment Configuration
311  */
312
313 /* The mac addresses for all ethernet interface */
314 #if defined(CONFIG_TSEC_ENET)
315 #define CONFIG_HAS_ETH0
316 #define CONFIG_HAS_ETH1
317 #define CONFIG_HAS_ETH2
318 #endif
319
320 #define CONFIG_IPADDR    192.168.1.253
321
322 #define CONFIG_HOSTNAME         "unknown"
323 #define CONFIG_ROOTPATH         "/nfsroot"
324 #define CONFIG_BOOTFILE         "your.uImage"
325
326 #define CONFIG_SERVERIP  192.168.1.1
327 #define CONFIG_GATEWAYIP 192.168.1.1
328 #define CONFIG_NETMASK   255.255.255.0
329
330 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
331
332 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
333    "netdev=eth0\0"                                                      \
334    "consoledev=ttyS0\0"                                                 \
335    "ramdiskaddr=1000000\0"                                              \
336    "ramdiskfile=your.ramdisk.u-boot\0"                                  \
337    "fdtaddr=400000\0"                                                   \
338    "fdtfile=your.fdt.dtb\0"
339
340 #define CONFIG_NFSBOOTCOMMAND                                           \
341    "setenv bootargs root=/dev/nfs rw "                                  \
342       "nfsroot=$serverip:$rootpath "                                    \
343       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
344       "console=$consoledev,$baudrate $othbootargs;"                     \
345    "tftp $loadaddr $bootfile;"                                          \
346    "tftp $fdtaddr $fdtfile;"                                            \
347    "bootm $loadaddr - $fdtaddr"
348
349 #define CONFIG_RAMBOOTCOMMAND \
350    "setenv bootargs root=/dev/ram rw "                                  \
351       "console=$consoledev,$baudrate $othbootargs;"                     \
352    "tftp $ramdiskaddr $ramdiskfile;"                                    \
353    "tftp $loadaddr $bootfile;"                                          \
354    "tftp $fdtaddr $fdtfile;"                                            \
355    "bootm $loadaddr $ramdiskaddr $fdtaddr"
356
357 #define CONFIG_BOOTCOMMAND  CONFIG_NFSBOOTCOMMAND
358
359 #endif  /* __CONFIG_H */