include/configs/MPC8360EMDS.h

   1 /*
   2  * Copyright (C) 2006 Freescale Semiconductor, Inc.
   3  *
   4  * Dave Liu <daveliu@freescale.com>
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; either version 2 of
   9  * the License, or (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  19  * MA 02111-1307 USA
  20  */
  21
  22 #ifndef __CONFIG_H
  23 #define __CONFIG_H
  24
  25 #undef DEBUG
  26
  27 /*
  28  * High Level Configuration Options
  29  */
  30 #define CONFIG_E300             1 /* E300 family */
  31 #define CONFIG_QE               1 /* Has QE */
  32 #define CONFIG_MPC83XX          1 /* MPC83XX family */
  33 #define CONFIG_MPC8360          1 /* MPC8360 CPU specific */
  34 #define CONFIG_MPC8360EMDS      1 /* MPC8360EMDS board specific */
  35
  36 /*
  37  * System Clock Setup
  38  */
  39 #ifdef CONFIG_PCISLAVE
  40 #define CONFIG_83XX_PCICLK      66000000 /* in HZ */
  41 #else
  42 #define CONFIG_83XX_CLKIN       66000000 /* in Hz */
  43 #endif
  44
  45 #ifndef CONFIG_SYS_CLK_FREQ
  46 #define CONFIG_SYS_CLK_FREQ     66000000
  47 #endif
  48
  49 /*
  50  * Hardware Reset Configuration Word
  51  */
  52 #define CFG_HRCW_LOW (\
  53         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
  54         HRCWL_DDR_TO_SCB_CLK_1X1 |\
  55         HRCWL_CSB_TO_CLKIN_4X1 |\
  56         HRCWL_VCO_1X2 |\
  57         HRCWL_CE_PLL_VCO_DIV_4 |\
  58         HRCWL_CE_PLL_DIV_1X1 |\
  59         HRCWL_CE_TO_PLL_1X6 |\
  60         HRCWL_CORE_TO_CSB_2X1)
  61
  62 #ifdef CONFIG_PCISLAVE
  63 #define CFG_HRCW_HIGH (\
  64         HRCWH_PCI_AGENT |\
  65         HRCWH_PCI1_ARBITER_DISABLE |\
  66         HRCWH_PCICKDRV_DISABLE |\
  67         HRCWH_CORE_ENABLE |\
  68         HRCWH_FROM_0XFFF00100 |\
  69         HRCWH_BOOTSEQ_DISABLE |\
  70         HRCWH_SW_WATCHDOG_DISABLE |\
  71         HRCWH_ROM_LOC_LOCAL_16BIT)
  72 #else
  73 #define CFG_HRCW_HIGH (\
  74         HRCWH_PCI_HOST |\
  75         HRCWH_PCI1_ARBITER_ENABLE |\
  76         HRCWH_PCICKDRV_ENABLE |\
  77         HRCWH_CORE_ENABLE |\
  78         HRCWH_FROM_0X00000100 |\
  79         HRCWH_BOOTSEQ_DISABLE |\
  80         HRCWH_SW_WATCHDOG_DISABLE |\
  81         HRCWH_ROM_LOC_LOCAL_16BIT)
  82 #endif
  83
  84 /*
  85  * System IO Config
  86  */
  87 #define CFG_SICRH               0x00000000
  88 #define CFG_SICRL               0x40000000
  89
  90 #define CONFIG_BOARD_EARLY_INIT_F /* call board_pre_init */
  91
  92 /*
  93  * IMMR new address
  94  */
  95 #define CFG_IMMR                0xE0000000
  96
  97 /*
  98  * DDR Setup
  99  */
 100 #define CFG_DDR_BASE            0x00000000 /* DDR is system memory */
 101 #define CFG_SDRAM_BASE          CFG_DDR_BASE
 102 #define CFG_DDR_SDRAM_BASE      CFG_DDR_BASE
 103 #define CFG_DDR_SDRAM_CLK_CNTL  (DDR_SDRAM_CLK_CNTL_SS_EN | \
 104                                 DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
 105
 106 #define CFG_83XX_DDR_USES_CS0
 107
 108 #define CONFIG_DDR_ECC          /* support DDR ECC function */
 109 #define CONFIG_DDR_ECC_CMD      /* Use DDR ECC user commands */
 110
 111 /*
 112  * DDRCDR - DDR Control Driver Register
 113  */
 114 #define CFG_DDRCDR_VALUE        0x80080001
 115
 116 #define CONFIG_SPD_EEPROM       /* Use SPD EEPROM for DDR setup */
 117 #if defined(CONFIG_SPD_EEPROM)
 118 /*
 119  * Determine DDR configuration from I2C interface.
 120  */
 121 #define SPD_EEPROM_ADDRESS      0x52 /* DDR SODIMM */
 122 #else
 123 /*
 124  * Manually set up DDR parameters
 125  */
 126 #define CFG_DDR_SIZE            256 /* MB */
 127 #if defined(CONFIG_DDR_II)
 128 #define CFG_DDRCDR              0x80080001
 129 #define CFG_DDR_CS0_BNDS        0x0000000f
 130 #define CFG_DDR_CS0_CONFIG      0x80330102
 131 #define CFG_DDR_TIMING_0        0x00220802
 132 #define CFG_DDR_TIMING_1        0x38357322
 133 #define CFG_DDR_TIMING_2        0x2f9048c8
 134 #define CFG_DDR_TIMING_3        0x00000000
 135 #define CFG_DDR_CLK_CNTL        0x02000000
 136 #define CFG_DDR_MODE            0x47d00432
 137 #define CFG_DDR_MODE2           0x8000c000
 138 #define CFG_DDR_INTERVAL        0x03cf0080
 139 #define CFG_DDR_SDRAM_CFG       0x43000000
 140 #define CFG_DDR_SDRAM_CFG2      0x00401000
 141 #else
 142 #define CFG_DDR_CONFIG (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
 143 #define CFG_DDR_TIMING_1        0x37344321 /* tCL-tRCD-tRP-tRAS=2.5-3-3-7 */
 144 #define CFG_DDR_TIMING_2        0x00000800 /* may need tuning */
 145 #define CFG_DDR_CONTROL         0x42008000 /* Self refresh,2T timing */
 146 #define CFG_DDR_MODE            0x20000162 /* DLL,normal,seq,4/2.5 */
 147 #define CFG_DDR_INTERVAL        0x045b0100 /* page mode */
 148 #endif
 149 #endif
 150
 151 /*
 152  * Memory test
 153  */
 154 #undef CFG_DRAM_TEST            /* memory test, takes time */
 155 #define CFG_MEMTEST_START       0x00000000 /* memtest region */
 156 #define CFG_MEMTEST_END         0x00100000
 157
 158 /*
 159  * The reserved memory
 160  */
 161
 162 #define CFG_MONITOR_BASE        TEXT_BASE /* start of monitor */
 163
 164 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 165 #define CFG_RAMBOOT
 166 #else
 167 #undef  CFG_RAMBOOT
 168 #endif
 169
 170 #define CFG_MONITOR_LEN         (256 * 1024) /* Reserve 256 kB for Mon */
 171 #define CFG_MALLOC_LEN          (128 * 1024) /* Reserved for malloc */
 172
 173 /*
 174  * Initial RAM Base Address Setup
 175  */
 176 #define CFG_INIT_RAM_LOCK       1
 177 #define CFG_INIT_RAM_ADDR       0xE6000000 /* Initial RAM address */
 178 #define CFG_INIT_RAM_END        0x1000 /* End of used area in RAM */
 179 #define CFG_GBL_DATA_SIZE       0x100 /* num bytes initial data */
 180 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 181
 182 /*
 183  * Local Bus Configuration & Clock Setup
 184  */
 185 #define CFG_LCRR                (LCRR_DBYP | LCRR_CLKDIV_4)
 186 #define CFG_LBC_LBCR            0x00000000
 187
 188 /*
 189  * FLASH on the Local Bus
 190  */
 191 #define CFG_FLASH_CFI           /* use the Common Flash Interface */
 192 #define CFG_FLASH_CFI_DRIVER    /* use the CFI driver */
 193 #define CFG_FLASH_BASE          0xFE000000 /* FLASH base address */
 194 #define CFG_FLASH_SIZE          32 /* max FLASH size is 32M */
 195
 196 #define CFG_LBLAWBAR0_PRELIM    CFG_FLASH_BASE /* Window base at flash base */
 197 #define CFG_LBLAWAR0_PRELIM     0x80000018 /* 32MB window size */
 198
 199 #define CFG_BR0_PRELIM  (CFG_FLASH_BASE | /* Flash Base address */ \
 200                         (2 << BR_PS_SHIFT) | /* 16 bit port size */ \
 201                         BR_V)   /* valid */
 202 #define CFG_OR0_PRELIM          ((~(CFG_FLASH_SIZE - 1) << 20) | OR_UPM_XAM | \
 203                                 OR_GPCM_CSNT | OR_GPCM_ACS_0b11 | OR_GPCM_XACS | OR_GPCM_SCY_15 | \
 204                                 OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
 205
 206 #define CFG_MAX_FLASH_BANKS     1 /* number of banks */
 207 #define CFG_MAX_FLASH_SECT      256 /* max sectors per device */
 208
 209 #undef  CFG_FLASH_CHECKSUM
 210
 211 /*
 212  * BCSR on the Local Bus
 213  */
 214 #define CFG_BCSR                0xF8000000
 215 #define CFG_LBLAWBAR1_PRELIM    CFG_BCSR /* Access window base at BCSR base */
 216 #define CFG_LBLAWAR1_PRELIM     0x8000000F /* Access window size 64K */
 217
 218 #define CFG_BR1_PRELIM          (CFG_BCSR|0x00000801) /* Port size=8bit, MSEL=GPCM */
 219 #define CFG_OR1_PRELIM          0xFFFFE9f7 /* length 32K */
 220
 221 /*
 222  * SDRAM on the Local Bus
 223  */
 224 #define CFG_LBC_SDRAM_BASE      0xF0000000      /* SDRAM base address */
 225 #define CFG_LBC_SDRAM_SIZE      64              /* LBC SDRAM is 64MB */
 226
 227 #define CFG_LB_SDRAM            /* if board has SRDAM on local bus */
 228
 229 #ifdef CFG_LB_SDRAM
 230 #define CFG_LBLAWBAR2_PRELIM    CFG_LBC_SDRAM_BASE
 231 #define CFG_LBLAWAR2_PRELIM     0x80000019 /* 64MB */
 232
 233 /*local bus BR2, OR2 definition for SDRAM if soldered on the EPB board */
 234 /*
 235  * Base Register 2 and Option Register 2 configure SDRAM.
 236  * The SDRAM base address, CFG_LBC_SDRAM_BASE, is 0xf0000000.
 237  *
 238  * For BR2, need:
 239  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
 240  *    port size = 32-bits = BR2[19:20] = 11
 241  *    no parity checking = BR2[21:22] = 00
 242  *    SDRAM for MSEL = BR2[24:26] = 011
 243  *    Valid = BR[31] = 1
 244  *
 245  * 0    4    8    12   16   20   24   28
 246  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
 247  *
 248  * CFG_LBC_SDRAM_BASE should be masked and OR'ed into
 249  * the top 17 bits of BR2.
 250  */
 251
 252 #define CFG_BR2_PRELIM  0xf0001861 /*Port size=32bit, MSEL=SDRAM */
 253
 254 /*
 255  * The SDRAM size in MB, CFG_LBC_SDRAM_SIZE, is 64.
 256  *
 257  * For OR2, need:
 258  *    64MB mask for AM, OR2[0:7] = 1111 1100
 259  *                 XAM, OR2[17:18] = 11
 260  *    9 columns OR2[19-21] = 010
 261  *    13 rows   OR2[23-25] = 100
 262  *    EAD set for extra time OR[31] = 1
 263  *
 264  * 0    4    8    12   16   20   24   28
 265  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
 266  */
 267
 268 #define CFG_OR2_PRELIM  0xfc006901
 269
 270 #define CFG_LBC_LSRT    0x32000000 /* LB sdram refresh timer, about 6us */
 271 #define CFG_LBC_MRTPR   0x20000000 /* LB refresh timer prescal, 266MHz/32 */
 272
 273 /*
 274  * LSDMR masks
 275  */
 276 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
 277 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
 278 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
 279 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
 280 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
 281 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
 282 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
 283 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
 284
 285 #define CFG_LBC_LSDMR_COMMON    0x0063b723
 286
 287 /*
 288  * SDRAM Controller configuration sequence.
 289  */
 290 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
 291                                 | CFG_LBC_LSDMR_OP_PCHALL)
 292 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
 293                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 294 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
 295                                 | CFG_LBC_LSDMR_OP_ARFRSH)
 296 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
 297                                 | CFG_LBC_LSDMR_OP_MRW)
 298 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
 299                                 | CFG_LBC_LSDMR_OP_NORMAL)
 300
 301 #endif
 302
 303 /*
 304  * Windows to access PIB via local bus
 305  */
 306 #define CFG_LBLAWBAR3_PRELIM    0xf8010000 /* windows base 0xf8010000 */
 307 #define CFG_LBLAWAR3_PRELIM     0x8000000e /* windows size 32KB */
 308
 309 /*
 310  * CS4 on Local Bus, to PIB
 311  */
 312 #define CFG_BR4_PRELIM  0xf8008801 /* CS4 base address at 0xf8008000 */
 313 #define CFG_OR4_PRELIM  0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
 314
 315 /*
 316  * CS5 on Local Bus, to PIB
 317  */
 318 #define CFG_BR5_PRELIM  0xf8010801 /* CS5 base address at 0xf8010000 */
 319 #define CFG_OR5_PRELIM  0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
 320
 321 /*
 322  * Serial Port
 323  */
 324 #define CONFIG_CONS_INDEX       1
 325 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
 326 #define CFG_NS16550
 327 #define CFG_NS16550_SERIAL
 328 #define CFG_NS16550_REG_SIZE    1
 329 #define CFG_NS16550_CLK         get_bus_freq(0)
 330
 331 #define CFG_BAUDRATE_TABLE  \
 332         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
 333
 334 #define CFG_NS16550_COM1        (CFG_IMMR+0x4500)
 335 #define CFG_NS16550_COM2        (CFG_IMMR+0x4600)
 336
 337 /* Use the HUSH parser */
 338 #define CFG_HUSH_PARSER
 339 #ifdef  CFG_HUSH_PARSER
 340 #define CFG_PROMPT_HUSH_PS2 "> "
 341 #endif
 342
 343 /* pass open firmware flat tree */
 344 #define CONFIG_OF_FLAT_TREE     1
 345 #define CONFIG_OF_BOARD_SETUP   1
 346
 347 /* maximum size of the flat tree (8K) */
 348 #define OF_FLAT_TREE_MAX_SIZE   8192
 349
 350 #define OF_CPU                  "PowerPC,8360@0"
 351 #define OF_SOC                  "soc8360@e0000000"
 352 #define OF_TBCLK                (bd->bi_busfreq / 4)
 353 #define OF_STDOUT_PATH          "/soc8360@e0000000/serial@4500"
 354
 355 /* I2C */
 356 #define CONFIG_HARD_I2C         /* I2C with hardware support */
 357 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
 358 #define CONFIG_FSL_I2C
 359 #define CFG_I2C_SPEED   400000  /* I2C speed and slave address */
 360 #define CFG_I2C_SLAVE   0x7F
 361 #define CFG_I2C_NOPROBES        {0x52} /* Don't probe these addrs */
 362 #define CFG_I2C_OFFSET  0x3000
 363 #define CFG_I2C2_OFFSET 0x3100
 364
 365 /*
 366  * Config on-board RTC
 367  */
 368 #define CONFIG_RTC_DS1374               /* use ds1374 rtc via i2c */
 369 #define CFG_I2C_RTC_ADDR        0x68    /* at address 0x68 */
 370
 371 /*
 372  * General PCI
 373  * Addresses are mapped 1-1.
 374  */
 375 #define CFG_PCI_MEM_BASE        0x80000000
 376 #define CFG_PCI_MEM_PHYS        CFG_PCI_MEM_BASE
 377 #define CFG_PCI_MEM_SIZE        0x10000000 /* 256M */
 378 #define CFG_PCI_MMIO_BASE       0x90000000
 379 #define CFG_PCI_MMIO_PHYS       CFG_PCI_MMIO_BASE
 380 #define CFG_PCI_MMIO_SIZE       0x10000000 /* 256M */
 381 #define CFG_PCI_IO_BASE         0xE0300000
 382 #define CFG_PCI_IO_PHYS         0xE0300000
 383 #define CFG_PCI_IO_SIZE         0x100000 /* 1M */
 384
 385 #define CFG_PCI_SLV_MEM_LOCAL   CFG_SDRAM_BASE
 386 #define CFG_PCI_SLV_MEM_BUS     0x00000000
 387 #define CFG_PCI_SLV_MEM_SIZE    0x80000000
 388
 389
 390 #ifdef CONFIG_PCI
 391
 392 #define CONFIG_NET_MULTI
 393 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
 394
 395 #undef CONFIG_EEPRO100
 396 #undef CONFIG_PCI_SCAN_SHOW     /* show pci devices on startup */
 397 #define CFG_PCI_SUBSYS_VENDORID 0x1957  /* Freescale */
 398
 399 #endif  /* CONFIG_PCI */
 400
 401
 402 #ifndef CONFIG_NET_MULTI
 403 #define CONFIG_NET_MULTI        1
 404 #endif
 405
 406 /*
 407  * QE UEC ethernet configuration
 408  */
 409 #define CONFIG_UEC_ETH
 410 #define CONFIG_ETHPRIME         "Freescale GETH"
 411 #define CONFIG_PHY_MODE_NEED_CHANGE
 412
 413 #define CONFIG_UEC_ETH1         /* GETH1 */
 414
 415 #ifdef CONFIG_UEC_ETH1
 416 #define CFG_UEC1_UCC_NUM        0       /* UCC1 */
 417 #define CFG_UEC1_RX_CLK         QE_CLK_NONE
 418 #define CFG_UEC1_TX_CLK         QE_CLK9
 419 #define CFG_UEC1_ETH_TYPE       GIGA_ETH
 420 #define CFG_UEC1_PHY_ADDR       0
 421 #define CFG_UEC1_INTERFACE_MODE ENET_1000_GMII
 422 #endif
 423
 424 #define CONFIG_UEC_ETH2         /* GETH2 */
 425
 426 #ifdef CONFIG_UEC_ETH2
 427 #define CFG_UEC2_UCC_NUM        1       /* UCC2 */
 428 #define CFG_UEC2_RX_CLK         QE_CLK_NONE
 429 #define CFG_UEC2_TX_CLK         QE_CLK4
 430 #define CFG_UEC2_ETH_TYPE       GIGA_ETH
 431 #define CFG_UEC2_PHY_ADDR       1
 432 #define CFG_UEC2_INTERFACE_MODE ENET_1000_GMII
 433 #endif
 434
 435 /*
 436  * Environment
 437  */
 438
 439 #ifndef CFG_RAMBOOT
 440         #define CFG_ENV_IS_IN_FLASH     1
 441         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE + 0x40000)
 442         #define CFG_ENV_SECT_SIZE       0x40000 /* 256K(one sector) for env */
 443         #define CFG_ENV_SIZE            0x2000
 444 #else
 445         #define CFG_NO_FLASH            1       /* Flash is not usable now */
 446         #define CFG_ENV_IS_NOWHERE      1       /* Store ENV in memory only */
 447         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - 0x1000)
 448         #define CFG_ENV_SIZE            0x2000
 449 #endif
 450
 451 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
 452 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
 453
 454 #if defined(CFG_RAMBOOT)
 455 #if defined(CONFIG_PCI)
 456 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL \
 457                                 | CFG_CMD_PING \
 458                                 | CFG_CMD_ASKENV \
 459                                 | CFG_CMD_PCI \
 460                                 | CFG_CMD_I2C) \
 461                                 & \
 462                                 ~(CFG_CMD_ENV \
 463                                 | CFG_CMD_LOADS))
 464 #else
 465 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL \
 466                                 | CFG_CMD_PING \
 467                                 | CFG_CMD_ASKENV \
 468                                 | CFG_CMD_I2C) \
 469                                 & \
 470                                 ~(CFG_CMD_ENV \
 471                                 | CFG_CMD_LOADS))
 472 #endif
 473 #else
 474 #if defined(CONFIG_PCI)
 475 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL \
 476                                 | CFG_CMD_PCI \
 477                                 | CFG_CMD_PING \
 478                                 | CFG_CMD_ASKENV \
 479                                 | CFG_CMD_I2C)
 480 #else
 481 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL \
 482                                 | CFG_CMD_PING \
 483                                 | CFG_CMD_ASKENV \
 484                                 | CFG_CMD_I2C  )
 485 #endif
 486 #endif
 487
 488 #include <cmd_confdefs.h>
 489
 490 #undef CONFIG_WATCHDOG          /* watchdog disabled */
 491
 492 /*
 493  * Miscellaneous configurable options
 494  */
 495 #define CFG_LONGHELP            /* undef to save memory */
 496 #define CFG_LOAD_ADDR           0x2000000 /* default load address */
 497 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt */
 498
 499 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 500         #define CFG_CBSIZE      1024 /* Console I/O Buffer Size */
 501 #else
 502         #define CFG_CBSIZE      256 /* Console I/O Buffer Size */
 503 #endif
 504
 505 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 506 #define CFG_MAXARGS     16              /* max number of command args */
 507 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
 508 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
 509
 510 /*
 511  * For booting Linux, the board info and command line data
 512  * have to be in the first 8 MB of memory, since this is
 513  * the maximum mapped by the Linux kernel during initialization.
 514  */
 515 #define CFG_BOOTMAPSZ           (8 << 20) /* Initial Memory map for Linux */
 516
 517 /*
 518  * Core HID Setup
 519  */
 520 #define CFG_HID0_INIT           0x000000000
 521 #define CFG_HID0_FINAL          HID0_ENABLE_MACHINE_CHECK
 522 #define CFG_HID2                HID2_HBE
 523
 524 /*
 525  * Cache Config
 526  */
 527 #define CFG_DCACHE_SIZE         32768
 528 #define CFG_CACHELINE_SIZE      32
 529 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 530 #define CFG_CACHELINE_SHIFT     5 /*log base 2 of the above value */
 531 #endif
 532
 533 /*
 534  * MMU Setup
 535  */
 536
 537 /* DDR: cache cacheable */
 538 #define CFG_IBAT0L      (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 539 #define CFG_IBAT0U      (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
 540 #define CFG_DBAT0L      CFG_IBAT0L
 541 #define CFG_DBAT0U      CFG_IBAT0U
 542
 543 /* IMMRBAR & PCI IO: cache-inhibit and guarded */
 544 #define CFG_IBAT1L      (CFG_IMMR | BATL_PP_10 | \
 545                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 546 #define CFG_IBAT1U      (CFG_IMMR | BATU_BL_4M | BATU_VS | BATU_VP)
 547 #define CFG_DBAT1L      CFG_IBAT1L
 548 #define CFG_DBAT1U      CFG_IBAT1U
 549
 550 /* BCSR: cache-inhibit and guarded */
 551 #define CFG_IBAT2L      (CFG_BCSR | BATL_PP_10 | \
 552                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 553 #define CFG_IBAT2U      (CFG_BCSR | BATU_BL_128K | BATU_VS | BATU_VP)
 554 #define CFG_DBAT2L      CFG_IBAT2L
 555 #define CFG_DBAT2U      CFG_IBAT2U
 556
 557 /* FLASH: icache cacheable, but dcache-inhibit and guarded */
 558 #define CFG_IBAT3L      (CFG_FLASH_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 559 #define CFG_IBAT3U      (CFG_FLASH_BASE | BATU_BL_32M | BATU_VS | BATU_VP)
 560 #define CFG_DBAT3L      (CFG_FLASH_BASE | BATL_PP_10 | \
 561                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 562 #define CFG_DBAT3U      CFG_IBAT3U
 563
 564 /* Local bus SDRAM: cacheable */
 565 #define CFG_IBAT4L      (CFG_LBC_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
 566 #define CFG_IBAT4U      (CFG_LBC_SDRAM_BASE | BATU_BL_64M | BATU_VS | BATU_VP)
 567 #define CFG_DBAT4L      CFG_IBAT4L
 568 #define CFG_DBAT4U      CFG_IBAT4U
 569
 570 /* Stack in dcache: cacheable, no memory coherence */
 571 #define CFG_IBAT5L      (CFG_INIT_RAM_ADDR | BATL_PP_10)
 572 #define CFG_IBAT5U      (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
 573 #define CFG_DBAT5L      CFG_IBAT5L
 574 #define CFG_DBAT5U      CFG_IBAT5U
 575
 576 #ifdef CONFIG_PCI
 577 /* PCI MEM space: cacheable */
 578 #define CFG_IBAT6L      (CFG_PCI_MEM_PHYS | BATL_PP_10 | BATL_MEMCOHERENCE)
 579 #define CFG_IBAT6U      (CFG_PCI_MEM_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
 580 #define CFG_DBAT6L      CFG_IBAT6L
 581 #define CFG_DBAT6U      CFG_IBAT6U
 582 /* PCI MMIO space: cache-inhibit and guarded */
 583 #define CFG_IBAT7L      (CFG_PCI_MMIO_PHYS | BATL_PP_10 | \
 584                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
 585 #define CFG_IBAT7U      (CFG_PCI_MMIO_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
 586 #define CFG_DBAT7L      CFG_IBAT7L
 587 #define CFG_DBAT7U      CFG_IBAT7U
 588 #else
 589 #define CFG_IBAT6L      (0)
 590 #define CFG_IBAT6U      (0)
 591 #define CFG_IBAT7L      (0)
 592 #define CFG_IBAT7U      (0)
 593 #define CFG_DBAT6L      CFG_IBAT6L
 594 #define CFG_DBAT6U      CFG_IBAT6U
 595 #define CFG_DBAT7L      CFG_IBAT7L
 596 #define CFG_DBAT7U      CFG_IBAT7U
 597 #endif
 598
 599 /*
 600  * Internal Definitions
 601  *
 602  * Boot Flags
 603  */
 604 #define BOOTFLAG_COLD   0x01 /* Normal Power-On: Boot from FLASH */
 605 #define BOOTFLAG_WARM   0x02 /* Software reboot */
 606
 607 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 608 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
 609 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
 610 #endif
 611
 612 /*
 613  * Environment Configuration
 614  */
 615
 616 #define CONFIG_ENV_OVERWRITE
 617
 618 #if defined(CONFIG_UEC_ETH)
 619 #define CONFIG_ETHADDR  00:04:9f:ef:01:01
 620 #define CONFIG_HAS_ETH1
 621 #define CONFIG_ETH1ADDR 00:04:9f:ef:01:02
 622 #endif
 623
 624 #define CONFIG_BAUDRATE 115200
 625
 626 #define CONFIG_LOADADDR 200000  /* default location for tftp and bootm */
 627
 628 #define CONFIG_BOOTDELAY 6      /* -1 disables auto-boot */
 629 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
 630
 631 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 632    "netdev=eth0\0"                                                      \
 633    "consoledev=ttyS0\0"                                                 \
 634    "ramdiskaddr=1000000\0"                                              \
 635    "ramdiskfile=ramfs.83xx\0"                                           \
 636    "fdtaddr=400000\0"                                                   \
 637    "fdtfile=mpc8360emds.dtb\0"                                          \
 638    ""
 639
 640 #define CONFIG_NFSBOOTCOMMAND                                           \
 641    "setenv bootargs root=/dev/nfs rw "                                  \
 642       "nfsroot=$serverip:$rootpath "                                    \
 643       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
 644       "console=$consoledev,$baudrate $othbootargs;"                     \
 645    "tftp $loadaddr $bootfile;"                                          \
 646    "tftp $fdtaddr $fdtfile;"                                            \
 647    "bootm $loadaddr - $fdtaddr"
 648
 649 #define CONFIG_RAMBOOTCOMMAND                                           \
 650    "setenv bootargs root=/dev/ram rw "                                  \
 651       "console=$consoledev,$baudrate $othbootargs;"                     \
 652    "tftp $ramdiskaddr $ramdiskfile;"                                    \
 653    "tftp $loadaddr $bootfile;"                                          \
 654    "tftp $fdtaddr $fdtfile;"                                            \
 655    "bootm $loadaddr $ramdiskaddr $fdtaddr"
 656
 657
 658 #define CONFIG_BOOTCOMMAND CONFIG_NFSBOOTCOMMAND
 659
 660 #endif  /* __CONFIG_H */