Makefile: move all Power Architecture boards into boards.cfg
[platform/kernel/u-boot.git] / include / configs / MPC8360EMDS.h
1 /*
2  * Copyright (C) 2006 Freescale Semiconductor, Inc.
3  *
4  * Dave Liu <daveliu@freescale.com>
5  *
6  * This program is free software; you can redistribute it and/or
7  * modify it under the terms of the GNU General Public License as
8  * published by the Free Software Foundation; either version 2 of
9  * the License, or (at your option) any later version.
10  *
11  * This program is distributed in the hope that it will be useful,
12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
14  * GNU General Public License for more details.
15  *
16  * You should have received a copy of the GNU General Public License
17  * along with this program; if not, write to the Free Software
18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
19  * MA 02111-1307 USA
20  */
21
22 #ifndef __CONFIG_H
23 #define __CONFIG_H
24
25 /*
26  * High Level Configuration Options
27  */
28 #define CONFIG_E300             1 /* E300 family */
29 #define CONFIG_QE               1 /* Has QE */
30 #define CONFIG_MPC83xx          1 /* MPC83xx family */
31 #define CONFIG_MPC8360          1 /* MPC8360 CPU specific */
32 #define CONFIG_MPC8360EMDS      1 /* MPC8360EMDS board specific */
33
34 #define CONFIG_SYS_TEXT_BASE    0xFE000000
35
36 #undef CONFIG_PQ_MDS_PIB /* POWERQUICC MDS Platform IO Board */
37 #undef CONFIG_PQ_MDS_PIB_ATM /* QOC3 ATM card */
38
39 /*
40  * System Clock Setup
41  */
42 #ifdef CONFIG_PCISLAVE
43 #define CONFIG_83XX_PCICLK      66000000 /* in HZ */
44 #else
45 #define CONFIG_83XX_CLKIN       66000000 /* in Hz */
46 #endif
47
48 #ifndef CONFIG_SYS_CLK_FREQ
49 #define CONFIG_SYS_CLK_FREQ     66000000
50 #endif
51
52 /*
53  * Hardware Reset Configuration Word
54  */
55 #define CONFIG_SYS_HRCW_LOW (\
56         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
57         HRCWL_DDR_TO_SCB_CLK_1X1 |\
58         HRCWL_CSB_TO_CLKIN_4X1 |\
59         HRCWL_VCO_1X2 |\
60         HRCWL_CE_PLL_VCO_DIV_4 |\
61         HRCWL_CE_PLL_DIV_1X1 |\
62         HRCWL_CE_TO_PLL_1X6 |\
63         HRCWL_CORE_TO_CSB_2X1)
64
65 #ifdef CONFIG_PCISLAVE
66 #define CONFIG_SYS_HRCW_HIGH (\
67         HRCWH_PCI_AGENT |\
68         HRCWH_PCI1_ARBITER_DISABLE |\
69         HRCWH_PCICKDRV_DISABLE |\
70         HRCWH_CORE_ENABLE |\
71         HRCWH_FROM_0XFFF00100 |\
72         HRCWH_BOOTSEQ_DISABLE |\
73         HRCWH_SW_WATCHDOG_DISABLE |\
74         HRCWH_ROM_LOC_LOCAL_16BIT)
75 #else
76 #define CONFIG_SYS_HRCW_HIGH (\
77         HRCWH_PCI_HOST |\
78         HRCWH_PCI1_ARBITER_ENABLE |\
79         HRCWH_PCICKDRV_ENABLE |\
80         HRCWH_CORE_ENABLE |\
81         HRCWH_FROM_0X00000100 |\
82         HRCWH_BOOTSEQ_DISABLE |\
83         HRCWH_SW_WATCHDOG_DISABLE |\
84         HRCWH_ROM_LOC_LOCAL_16BIT)
85 #endif
86
87 /*
88  * System IO Config
89  */
90 #define CONFIG_SYS_SICRH                0x00000000
91 #define CONFIG_SYS_SICRL                0x40000000
92
93 #define CONFIG_BOARD_EARLY_INIT_F /* call board_pre_init */
94 #define CONFIG_BOARD_EARLY_INIT_R
95
96 /*
97  * IMMR new address
98  */
99 #define CONFIG_SYS_IMMR         0xE0000000
100
101 /*
102  * DDR Setup
103  */
104 #define CONFIG_SYS_DDR_BASE             0x00000000 /* DDR is system memory */
105 #define CONFIG_SYS_SDRAM_BASE           CONFIG_SYS_DDR_BASE
106 #define CONFIG_SYS_SDRAM_BASE2          (CONFIG_SYS_SDRAM_BASE + 0x10000000) /* + 256M */
107 #define CONFIG_SYS_DDR_SDRAM_BASE       CONFIG_SYS_DDR_BASE
108 #define CONFIG_SYS_DDR_SDRAM_CLK_CNTL   (DDR_SDRAM_CLK_CNTL_SS_EN | \
109                                 DDR_SDRAM_CLK_CNTL_CLK_ADJUST_05)
110
111 #define CONFIG_SYS_83XX_DDR_USES_CS0
112
113 #define CONFIG_DDR_ECC          /* support DDR ECC function */
114 #define CONFIG_DDR_ECC_CMD      /* Use DDR ECC user commands */
115
116 /*
117  * DDRCDR - DDR Control Driver Register
118  */
119 #define CONFIG_SYS_DDRCDR_VALUE 0x80080001
120
121 #define CONFIG_SPD_EEPROM       /* Use SPD EEPROM for DDR setup */
122 #if defined(CONFIG_SPD_EEPROM)
123 /*
124  * Determine DDR configuration from I2C interface.
125  */
126 #define SPD_EEPROM_ADDRESS      0x52 /* DDR SODIMM */
127 #else
128 /*
129  * Manually set up DDR parameters
130  */
131 #define CONFIG_SYS_DDR_SIZE             256 /* MB */
132 #if defined(CONFIG_DDR_II)
133 #define CONFIG_SYS_DDRCDR               0x80080001
134 #define CONFIG_SYS_DDR_CS0_BNDS 0x0000000f
135 #define CONFIG_SYS_DDR_CS0_CONFIG       0x80330102
136 #define CONFIG_SYS_DDR_TIMING_0 0x00220802
137 #define CONFIG_SYS_DDR_TIMING_1 0x38357322
138 #define CONFIG_SYS_DDR_TIMING_2 0x2f9048c8
139 #define CONFIG_SYS_DDR_TIMING_3 0x00000000
140 #define CONFIG_SYS_DDR_CLK_CNTL 0x02000000
141 #define CONFIG_SYS_DDR_MODE             0x47d00432
142 #define CONFIG_SYS_DDR_MODE2            0x8000c000
143 #define CONFIG_SYS_DDR_INTERVAL 0x03cf0080
144 #define CONFIG_SYS_DDR_SDRAM_CFG        0x43000000
145 #define CONFIG_SYS_DDR_SDRAM_CFG2       0x00401000
146 #else
147 #define CONFIG_SYS_DDR_CONFIG (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
148 #define CONFIG_SYS_DDR_TIMING_1 0x37344321 /* tCL-tRCD-tRP-tRAS=2.5-3-3-7 */
149 #define CONFIG_SYS_DDR_TIMING_2 0x00000800 /* may need tuning */
150 #define CONFIG_SYS_DDR_CONTROL          0x42008000 /* Self refresh,2T timing */
151 #define CONFIG_SYS_DDR_MODE             0x20000162 /* DLL,normal,seq,4/2.5 */
152 #define CONFIG_SYS_DDR_INTERVAL 0x045b0100 /* page mode */
153 #endif
154 #endif
155
156 /*
157  * Memory test
158  */
159 #undef CONFIG_SYS_DRAM_TEST             /* memory test, takes time */
160 #define CONFIG_SYS_MEMTEST_START        0x00000000 /* memtest region */
161 #define CONFIG_SYS_MEMTEST_END          0x00100000
162
163 /*
164  * The reserved memory
165  */
166
167 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE /* start of monitor */
168
169 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
170 #define CONFIG_SYS_RAMBOOT
171 #else
172 #undef  CONFIG_SYS_RAMBOOT
173 #endif
174
175 /* CONFIG_SYS_MONITOR_LEN must be a multiple of CONFIG_ENV_SECT_SIZE */
176 #define CONFIG_SYS_MONITOR_LEN          (384 * 1024) /* Reserve 384 kB for Mon */
177 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024) /* Reserved for malloc */
178
179 /*
180  * Initial RAM Base Address Setup
181  */
182 #define CONFIG_SYS_INIT_RAM_LOCK        1
183 #define CONFIG_SYS_INIT_RAM_ADDR        0xE6000000 /* Initial RAM address */
184 #define CONFIG_SYS_INIT_RAM_END 0x1000 /* End of used area in RAM */
185 #define CONFIG_SYS_GBL_DATA_SIZE        0x100 /* num bytes initial data */
186 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
187
188 /*
189  * Local Bus Configuration & Clock Setup
190  */
191 #define CONFIG_SYS_LCRR_DBYP    LCRR_DBYP
192 #define CONFIG_SYS_LCRR_CLKDIV  LCRR_CLKDIV_4
193 #define CONFIG_SYS_LBC_LBCR             0x00000000
194
195 /*
196  * FLASH on the Local Bus
197  */
198 #define CONFIG_SYS_FLASH_CFI            /* use the Common Flash Interface */
199 #define CONFIG_FLASH_CFI_DRIVER /* use the CFI driver */
200 #define CONFIG_SYS_FLASH_BASE           0xFE000000 /* FLASH base address */
201 #define CONFIG_SYS_FLASH_SIZE           32 /* max FLASH size is 32M */
202 #define CONFIG_SYS_FLASH_PROTECTION     1               /* Use h/w Flash protection. */
203 #define CONFIG_FLASH_SHOW_PROGRESS 45 /* count down from 45/5: 9..1 */
204
205 #define CONFIG_SYS_LBLAWBAR0_PRELIM     CONFIG_SYS_FLASH_BASE /* Window base at flash base */
206 #define CONFIG_SYS_LBLAWAR0_PRELIM      0x80000018 /* 32MB window size */
207
208 #define CONFIG_SYS_BR0_PRELIM   (CONFIG_SYS_FLASH_BASE | /* Flash Base address */ \
209                         (2 << BR_PS_SHIFT) | /* 16 bit port size */ \
210                         BR_V)   /* valid */
211 #define CONFIG_SYS_OR0_PRELIM           ((~(CONFIG_SYS_FLASH_SIZE - 1) << 20) | OR_UPM_XAM | \
212                                 OR_GPCM_CSNT | OR_GPCM_ACS_DIV2 | OR_GPCM_XACS | OR_GPCM_SCY_15 | \
213                                 OR_GPCM_TRLX | OR_GPCM_EHTR | OR_GPCM_EAD)
214
215 #define CONFIG_SYS_MAX_FLASH_BANKS      1 /* number of banks */
216 #define CONFIG_SYS_MAX_FLASH_SECT       256 /* max sectors per device */
217
218 #undef  CONFIG_SYS_FLASH_CHECKSUM
219
220 /*
221  * BCSR on the Local Bus
222  */
223 #define CONFIG_SYS_BCSR         0xF8000000
224 #define CONFIG_SYS_LBLAWBAR1_PRELIM     CONFIG_SYS_BCSR /* Access window base at BCSR base */
225 #define CONFIG_SYS_LBLAWAR1_PRELIM      0x8000000F /* Access window size 64K */
226
227 #define CONFIG_SYS_BR1_PRELIM           (CONFIG_SYS_BCSR|0x00000801) /* Port size=8bit, MSEL=GPCM */
228 #define CONFIG_SYS_OR1_PRELIM           0xFFFFE9f7 /* length 32K */
229
230 /*
231  * SDRAM on the Local Bus
232  */
233 #define CONFIG_SYS_LBC_SDRAM_BASE       0xF0000000      /* SDRAM base address */
234 #define CONFIG_SYS_LBC_SDRAM_SIZE       64              /* LBC SDRAM is 64MB */
235
236 #define CONFIG_SYS_LB_SDRAM             /* if board has SRDAM on local bus */
237
238 #ifdef CONFIG_SYS_LB_SDRAM
239 #define CONFIG_SYS_LBLAWBAR2            0
240 #define CONFIG_SYS_LBLAWAR2             0x80000019 /* 64MB */
241
242 /*local bus BR2, OR2 definition for SDRAM if soldered on the EPB board */
243 /*
244  * Base Register 2 and Option Register 2 configure SDRAM.
245  *
246  * For BR2, need:
247  *    Base address = BR[0:16] = dynamic
248  *    port size = 32-bits = BR2[19:20] = 11
249  *    no parity checking = BR2[21:22] = 00
250  *    SDRAM for MSEL = BR2[24:26] = 011
251  *    Valid = BR[31] = 1
252  *
253  * 0    4    8    12   16   20   24   28
254  * xxxx xxxx xxxx xxxx x001 1000 0110 0001 = 00001861
255  */
256
257 #define CONFIG_SYS_BR2          0x00001861 /*Port size=32bit, MSEL=SDRAM */
258
259 /*
260  * The SDRAM size in MB, CONFIG_SYS_LBC_SDRAM_SIZE, is 64.
261  *
262  * For OR2, need:
263  *    64MB mask for AM, OR2[0:7] = 1111 1100
264  *                 XAM, OR2[17:18] = 11
265  *    9 columns OR2[19-21] = 010
266  *    13 rows   OR2[23-25] = 100
267  *    EAD set for extra time OR[31] = 1
268  *
269  * 0    4    8    12   16   20   24   28
270  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
271  */
272
273 #define CONFIG_SYS_OR2          0xfc006901
274
275 #define CONFIG_SYS_LBC_LSRT     0x32000000 /* LB sdram refresh timer, about 6us */
276 #define CONFIG_SYS_LBC_MRTPR    0x20000000 /* LB refresh timer prescal, 266MHz/32 */
277
278 #define CONFIG_SYS_LBC_LSDMR_COMMON     0x0063b723
279
280 /*
281  * SDRAM Controller configuration sequence.
282  */
283 #define CONFIG_SYS_LBC_LSDMR_1  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_PCHALL)
284 #define CONFIG_SYS_LBC_LSDMR_2  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
285 #define CONFIG_SYS_LBC_LSDMR_3  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_ARFRSH)
286 #define CONFIG_SYS_LBC_LSDMR_4  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_MRW)
287 #define CONFIG_SYS_LBC_LSDMR_5  (CONFIG_SYS_LBC_LSDMR_COMMON | LSDMR_OP_NORMAL)
288
289 #endif
290
291 /*
292  * Windows to access PIB via local bus
293  */
294 #define CONFIG_SYS_LBLAWBAR3_PRELIM     0xf8010000 /* windows base 0xf8010000 */
295 #define CONFIG_SYS_LBLAWAR3_PRELIM      0x8000000e /* windows size 32KB */
296
297 /*
298  * CS4 on Local Bus, to PIB
299  */
300 #define CONFIG_SYS_BR4_PRELIM   0xf8010801 /* CS4 base address at 0xf8010000 */
301 #define CONFIG_SYS_OR4_PRELIM   0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
302
303 /*
304  * CS5 on Local Bus, to PIB
305  */
306 #define CONFIG_SYS_BR5_PRELIM   0xf8008801 /* CS5 base address at 0xf8008000 */
307 #define CONFIG_SYS_OR5_PRELIM   0xffffe9f7 /* size 32KB, port size 8bit, GPCM */
308
309 /*
310  * Serial Port
311  */
312 #define CONFIG_CONS_INDEX       1
313 #define CONFIG_SYS_NS16550
314 #define CONFIG_SYS_NS16550_SERIAL
315 #define CONFIG_SYS_NS16550_REG_SIZE     1
316 #define CONFIG_SYS_NS16550_CLK          get_bus_freq(0)
317
318 #define CONFIG_SYS_BAUDRATE_TABLE  \
319         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
320
321 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_IMMR+0x4500)
322 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_IMMR+0x4600)
323
324 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
325 #define CONFIG_AUTO_COMPLETE            /* add autocompletion support   */
326 /* Use the HUSH parser */
327 #define CONFIG_SYS_HUSH_PARSER
328 #ifdef  CONFIG_SYS_HUSH_PARSER
329 #define CONFIG_SYS_PROMPT_HUSH_PS2 "> "
330 #endif
331
332 /* pass open firmware flat tree */
333 #define CONFIG_OF_LIBFDT        1
334 #define CONFIG_OF_BOARD_SETUP   1
335 #define CONFIG_OF_STDOUT_VIA_ALIAS      1
336
337 /* I2C */
338 #define CONFIG_HARD_I2C         /* I2C with hardware support */
339 #undef  CONFIG_SOFT_I2C         /* I2C bit-banged */
340 #define CONFIG_FSL_I2C
341 #define CONFIG_SYS_I2C_SPEED    400000  /* I2C speed and slave address */
342 #define CONFIG_SYS_I2C_SLAVE    0x7F
343 #define CONFIG_SYS_I2C_NOPROBES {0x52} /* Don't probe these addrs */
344 #define CONFIG_SYS_I2C_OFFSET   0x3000
345 #define CONFIG_SYS_I2C2_OFFSET 0x3100
346
347 /*
348  * Config on-board RTC
349  */
350 #define CONFIG_RTC_DS1374               /* use ds1374 rtc via i2c */
351 #define CONFIG_SYS_I2C_RTC_ADDR 0x68    /* at address 0x68 */
352
353 /*
354  * General PCI
355  * Addresses are mapped 1-1.
356  */
357 #define CONFIG_SYS_PCI1_MEM_BASE        0x80000000
358 #define CONFIG_SYS_PCI1_MEM_PHYS        CONFIG_SYS_PCI1_MEM_BASE
359 #define CONFIG_SYS_PCI1_MEM_SIZE        0x10000000 /* 256M */
360 #define CONFIG_SYS_PCI1_MMIO_BASE       0x90000000
361 #define CONFIG_SYS_PCI1_MMIO_PHYS       CONFIG_SYS_PCI1_MMIO_BASE
362 #define CONFIG_SYS_PCI1_MMIO_SIZE       0x10000000 /* 256M */
363 #define CONFIG_SYS_PCI1_IO_BASE         0x00000000
364 #define CONFIG_SYS_PCI1_IO_PHYS         0xE0300000
365 #define CONFIG_SYS_PCI1_IO_SIZE         0x100000 /* 1M */
366
367 #define CONFIG_SYS_PCI_SLV_MEM_LOCAL    CONFIG_SYS_SDRAM_BASE
368 #define CONFIG_SYS_PCI_SLV_MEM_BUS      0x00000000
369 #define CONFIG_SYS_PCI_SLV_MEM_SIZE     0x80000000
370
371
372 #ifdef CONFIG_PCI
373
374 #define CONFIG_NET_MULTI
375 #define CONFIG_PCI_PNP          /* do pci plug-and-play */
376 #define CONFIG_83XX_PCI_STREAMING
377
378 #undef CONFIG_EEPRO100
379 #undef CONFIG_PCI_SCAN_SHOW     /* show pci devices on startup */
380 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x1957   /* Freescale */
381
382 #endif  /* CONFIG_PCI */
383
384
385 #ifndef CONFIG_NET_MULTI
386 #define CONFIG_NET_MULTI        1
387 #endif
388
389 #define CONFIG_HWCONFIG         1
390
391 /*
392  * QE UEC ethernet configuration
393  */
394 #define CONFIG_UEC_ETH
395 #define CONFIG_ETHPRIME         "UEC0"
396 #define CONFIG_PHY_MODE_NEED_CHANGE
397
398 #define CONFIG_UEC_ETH1         /* GETH1 */
399
400 #ifdef CONFIG_UEC_ETH1
401 #define CONFIG_SYS_UEC1_UCC_NUM 0       /* UCC1 */
402 #define CONFIG_SYS_UEC1_RX_CLK          QE_CLK_NONE
403 #define CONFIG_SYS_UEC1_TX_CLK          QE_CLK9
404 #define CONFIG_SYS_UEC1_ETH_TYPE        GIGA_ETH
405 #define CONFIG_SYS_UEC1_PHY_ADDR        0
406 #define CONFIG_SYS_UEC1_INTERFACE_TYPE RGMII_ID
407 #define CONFIG_SYS_UEC1_INTERFACE_SPEED 1000
408 #endif
409
410 #define CONFIG_UEC_ETH2         /* GETH2 */
411
412 #ifdef CONFIG_UEC_ETH2
413 #define CONFIG_SYS_UEC2_UCC_NUM 1       /* UCC2 */
414 #define CONFIG_SYS_UEC2_RX_CLK          QE_CLK_NONE
415 #define CONFIG_SYS_UEC2_TX_CLK          QE_CLK4
416 #define CONFIG_SYS_UEC2_ETH_TYPE        GIGA_ETH
417 #define CONFIG_SYS_UEC2_PHY_ADDR        1
418 #define CONFIG_SYS_UEC2_INTERFACE_TYPE RGMII_ID
419 #define CONFIG_SYS_UEC2_INTERFACE_SPEED 1000
420 #endif
421
422 /*
423  * Environment
424  */
425
426 #ifndef CONFIG_SYS_RAMBOOT
427         #define CONFIG_ENV_IS_IN_FLASH  1
428         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
429         #define CONFIG_ENV_SECT_SIZE    0x20000
430         #define CONFIG_ENV_SIZE         0x2000
431 #else
432         #define CONFIG_SYS_NO_FLASH             1       /* Flash is not usable now */
433         #define CONFIG_ENV_IS_NOWHERE   1       /* Store ENV in memory only */
434         #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE - 0x1000)
435         #define CONFIG_ENV_SIZE         0x2000
436 #endif
437
438 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
439 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change */
440
441 /*
442  * BOOTP options
443  */
444 #define CONFIG_BOOTP_BOOTFILESIZE
445 #define CONFIG_BOOTP_BOOTPATH
446 #define CONFIG_BOOTP_GATEWAY
447 #define CONFIG_BOOTP_HOSTNAME
448
449
450 /*
451  * Command line configuration.
452  */
453 #include <config_cmd_default.h>
454
455 #define CONFIG_CMD_PING
456 #define CONFIG_CMD_I2C
457 #define CONFIG_CMD_ASKENV
458 #define CONFIG_CMD_SDRAM
459
460 #if defined(CONFIG_PCI)
461     #define CONFIG_CMD_PCI
462 #endif
463
464 #if defined(CONFIG_SYS_RAMBOOT)
465     #undef CONFIG_CMD_SAVEENV
466     #undef CONFIG_CMD_LOADS
467 #endif
468
469
470 #undef CONFIG_WATCHDOG          /* watchdog disabled */
471
472 /*
473  * Miscellaneous configurable options
474  */
475 #define CONFIG_SYS_LONGHELP             /* undef to save memory */
476 #define CONFIG_SYS_LOAD_ADDR            0x2000000 /* default load address */
477 #define CONFIG_SYS_PROMPT               "=> "   /* Monitor Command Prompt */
478
479 #if defined(CONFIG_CMD_KGDB)
480         #define CONFIG_SYS_CBSIZE       1024 /* Console I/O Buffer Size */
481 #else
482         #define CONFIG_SYS_CBSIZE       256 /* Console I/O Buffer Size */
483 #endif
484
485 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
486 #define CONFIG_SYS_MAXARGS      16              /* max number of command args */
487 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size */
488 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1ms ticks */
489
490 /*
491  * For booting Linux, the board info and command line data
492  * have to be in the first 256 MB of memory, since this is
493  * the maximum mapped by the Linux kernel during initialization.
494  */
495 #define CONFIG_SYS_BOOTMAPSZ            (256 << 20) /* Initial Memory map for Linux */
496
497 /*
498  * Core HID Setup
499  */
500 #define CONFIG_SYS_HID0_INIT    0x000000000
501 #define CONFIG_SYS_HID0_FINAL   (HID0_ENABLE_MACHINE_CHECK | \
502                                  HID0_ENABLE_INSTRUCTION_CACHE)
503 #define CONFIG_SYS_HID2         HID2_HBE
504
505 /*
506  * MMU Setup
507  */
508
509 #define CONFIG_HIGH_BATS        1       /* High BATs supported */
510
511 /* DDR/LBC SDRAM: cacheable */
512 #define CONFIG_SYS_IBAT0L       (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
513 #define CONFIG_SYS_IBAT0U       (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
514 #define CONFIG_SYS_DBAT0L       CONFIG_SYS_IBAT0L
515 #define CONFIG_SYS_DBAT0U       CONFIG_SYS_IBAT0U
516
517 /* IMMRBAR & PCI IO: cache-inhibit and guarded */
518 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_IMMR | BATL_PP_10 | \
519                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
520 #define CONFIG_SYS_IBAT1U       (CONFIG_SYS_IMMR | BATU_BL_4M | BATU_VS | BATU_VP)
521 #define CONFIG_SYS_DBAT1L       CONFIG_SYS_IBAT1L
522 #define CONFIG_SYS_DBAT1U       CONFIG_SYS_IBAT1U
523
524 /* BCSR: cache-inhibit and guarded */
525 #define CONFIG_SYS_IBAT2L       (CONFIG_SYS_BCSR | BATL_PP_10 | \
526                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
527 #define CONFIG_SYS_IBAT2U       (CONFIG_SYS_BCSR | BATU_BL_128K | BATU_VS | BATU_VP)
528 #define CONFIG_SYS_DBAT2L       CONFIG_SYS_IBAT2L
529 #define CONFIG_SYS_DBAT2U       CONFIG_SYS_IBAT2U
530
531 /* FLASH: icache cacheable, but dcache-inhibit and guarded */
532 #define CONFIG_SYS_IBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
533 #define CONFIG_SYS_IBAT3U       (CONFIG_SYS_FLASH_BASE | BATU_BL_32M | BATU_VS | BATU_VP)
534 #define CONFIG_SYS_DBAT3L       (CONFIG_SYS_FLASH_BASE | BATL_PP_10 | \
535                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
536 #define CONFIG_SYS_DBAT3U       CONFIG_SYS_IBAT3U
537
538 /* DDR/LBC SDRAM next 256M: cacheable */
539 #define CONFIG_SYS_IBAT4L       (CONFIG_SYS_SDRAM_BASE2 | BATL_PP_10 | BATL_MEMCOHERENCE)
540 #define CONFIG_SYS_IBAT4U       (CONFIG_SYS_SDRAM_BASE2 | BATU_BL_256M | BATU_VS | BATU_VP)
541 #define CONFIG_SYS_DBAT4L       CONFIG_SYS_IBAT4L
542 #define CONFIG_SYS_DBAT4U       CONFIG_SYS_IBAT4U
543
544 /* Stack in dcache: cacheable, no memory coherence */
545 #define CONFIG_SYS_IBAT5L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_10)
546 #define CONFIG_SYS_IBAT5U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
547 #define CONFIG_SYS_DBAT5L       CONFIG_SYS_IBAT5L
548 #define CONFIG_SYS_DBAT5U       CONFIG_SYS_IBAT5U
549
550 #ifdef CONFIG_PCI
551 /* PCI MEM space: cacheable */
552 #define CONFIG_SYS_IBAT6L       (CONFIG_SYS_PCI1_MEM_PHYS | BATL_PP_10 | BATL_MEMCOHERENCE)
553 #define CONFIG_SYS_IBAT6U       (CONFIG_SYS_PCI1_MEM_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
554 #define CONFIG_SYS_DBAT6L       CONFIG_SYS_IBAT6L
555 #define CONFIG_SYS_DBAT6U       CONFIG_SYS_IBAT6U
556 /* PCI MMIO space: cache-inhibit and guarded */
557 #define CONFIG_SYS_IBAT7L       (CONFIG_SYS_PCI1_MMIO_PHYS | BATL_PP_10 | \
558                         BATL_CACHEINHIBIT | BATL_GUARDEDSTORAGE)
559 #define CONFIG_SYS_IBAT7U       (CONFIG_SYS_PCI1_MMIO_PHYS | BATU_BL_256M | BATU_VS | BATU_VP)
560 #define CONFIG_SYS_DBAT7L       CONFIG_SYS_IBAT7L
561 #define CONFIG_SYS_DBAT7U       CONFIG_SYS_IBAT7U
562 #else
563 #define CONFIG_SYS_IBAT6L       (0)
564 #define CONFIG_SYS_IBAT6U       (0)
565 #define CONFIG_SYS_IBAT7L       (0)
566 #define CONFIG_SYS_IBAT7U       (0)
567 #define CONFIG_SYS_DBAT6L       CONFIG_SYS_IBAT6L
568 #define CONFIG_SYS_DBAT6U       CONFIG_SYS_IBAT6U
569 #define CONFIG_SYS_DBAT7L       CONFIG_SYS_IBAT7L
570 #define CONFIG_SYS_DBAT7U       CONFIG_SYS_IBAT7U
571 #endif
572
573 /*
574  * Internal Definitions
575  *
576  * Boot Flags
577  */
578 #define BOOTFLAG_COLD   0x01 /* Normal Power-On: Boot from FLASH */
579 #define BOOTFLAG_WARM   0x02 /* Software reboot */
580
581 #if defined(CONFIG_CMD_KGDB)
582 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
583 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
584 #endif
585
586 /*
587  * Environment Configuration
588  */
589
590 #define CONFIG_ENV_OVERWRITE
591
592 #if defined(CONFIG_UEC_ETH)
593 #define CONFIG_HAS_ETH0
594 #define CONFIG_HAS_ETH1
595 #endif
596
597 #define CONFIG_BAUDRATE 115200
598
599 #define CONFIG_LOADADDR 800000  /* default location for tftp and bootm */
600
601 #define CONFIG_BOOTDELAY 6      /* -1 disables auto-boot */
602 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
603
604 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
605    "netdev=eth0\0"                                                      \
606    "consoledev=ttyS0\0"                                                 \
607    "ramdiskaddr=1000000\0"                                              \
608    "ramdiskfile=ramfs.83xx\0"                                           \
609    "fdtaddr=780000\0"                                                   \
610    "fdtfile=mpc836x_mds.dtb\0"                                          \
611    ""
612
613 #define CONFIG_NFSBOOTCOMMAND                                           \
614    "setenv bootargs root=/dev/nfs rw "                                  \
615       "nfsroot=$serverip:$rootpath "                                    \
616       "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
617       "console=$consoledev,$baudrate $othbootargs;"                     \
618    "tftp $loadaddr $bootfile;"                                          \
619    "tftp $fdtaddr $fdtfile;"                                            \
620    "bootm $loadaddr - $fdtaddr"
621
622 #define CONFIG_RAMBOOTCOMMAND                                           \
623    "setenv bootargs root=/dev/ram rw "                                  \
624       "console=$consoledev,$baudrate $othbootargs;"                     \
625    "tftp $ramdiskaddr $ramdiskfile;"                                    \
626    "tftp $loadaddr $bootfile;"                                          \
627    "tftp $fdtaddr $fdtfile;"                                            \
628    "bootm $loadaddr $ramdiskaddr $fdtaddr"
629
630
631 #define CONFIG_BOOTCOMMAND CONFIG_NFSBOOTCOMMAND
632
633 #endif  /* __CONFIG_H */