Default 8349ADS CONFIG_PCI off for now.
[platform/kernel/u-boot.git] / include / configs / MPC8349ADS.h
1 /*
2  * Copyright 2004 Freescale Semiconductor.
3  *
4  * See file CREDITS for list of people who contributed to this
5  * project.
6  *
7  * This program is free software; you can redistribute it and/or
8  * modify it under the terms of the GNU General Public License as
9  * published by the Free Software Foundation; either version 2 of
10  * the License, or (at your option) any later version.
11  *
12  * This program is distributed in the hope that it will be useful,
13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
15  * GNU General Public License for more details.
16  *
17  * You should have received a copy of the GNU General Public License
18  * along with this program; if not, write to the Free Software
19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
20  * MA 02111-1307 USA
21  */
22
23 /*
24  * mpc8349ads board configuration file
25  *
26  * Please refer to doc/README.mpc83xxads for more info.
27  */
28
29 #ifndef __CONFIG_H
30 #define __CONFIG_H
31
32 #undef DEBUG
33
34 #define CONFIG_MII
35
36 /*
37  * High Level Configuration Options
38  */
39 #define CONFIG_E300             1       /* E300 Family */
40 #define CONFIG_MPC83XX          1       /* MPC83XX family */
41 #define CONFIG_MPC8349          1       /* MPC8349 specific */
42 #define CONFIG_MPC8349ADS       1       /* MPC8349ADS board specific */
43
44 /* FIXME: Real PCI support will come in a follow-up update. */
45 #undef CONFIG_PCI
46
47 #define CONFIG_TSEC_ENET                /* tsec ethernet support */
48 #define CONFIG_ENV_OVERWRITE
49
50 #define CONFIG_SPD_EEPROM               /* Use SPD EEPROM for DDR setup*/
51
52 #undef CONFIG_DDR_ECC                   /* only for ECC DDR module */
53
54 #define PCI_66M
55 #ifdef PCI_66M
56 #define CONFIG_83XX_CLKIN       66000000        /* in Hz */
57 #else
58 #define CONFIG_83XX_CLKIN       33000000        /* in Hz */
59 #endif
60
61 #ifndef CONFIG_SYS_CLK_FREQ
62 #ifdef PCI_66M
63 #define CONFIG_SYS_CLK_FREQ     66000000
64 #else
65 #define CONFIG_SYS_CLK_FREQ     33000000
66 #endif
67 #endif
68
69 #define CONFIG_BOARD_EARLY_INIT_F       /* call board_pre_init */
70
71 #define CFG_IMMRBAR             0xE0000000
72
73 #undef CFG_DRAM_TEST                   /* memory test, takes time */
74 #define CFG_MEMTEST_START       0x00000000      /* memtest region */
75 #define CFG_MEMTEST_END         0x00100000
76
77 /*
78  * DDR Setup
79  */
80
81 #define CFG_DDR_BASE    0x00000000      /* DDR is system memory*/
82 #define CFG_SDRAM_BASE CFG_DDR_BASE
83 #undef  CONFIG_DDR_2T_TIMING
84 #define CFG_DDR_SDRAM_BASE CFG_DDR_BASE
85
86 #if defined(CONFIG_SPD_EEPROM)
87         /*
88          * Determine DDR configuration from I2C interface.
89          */
90         #define SPD_EEPROM_ADDRESS      0x51            /* DDR DIMM */
91 #else
92         /*
93          * Manually set up DDR parameters
94          */
95         #define CFG_DDR_SIZE        256         /* Mb */
96         #define CFG_DDR_CONFIG  (CSCONFIG_EN | CSCONFIG_ROW_BIT_13 | CSCONFIG_COL_BIT_9)
97         #define CFG_DDR_TIMING_1        0x37344321
98         #define CFG_DDR_TIMING_2        0x00000800  /* P9-45,may need tuning */
99         #define CFG_DDR_CONTROL         0xc2000000  /* unbuffered,no DYN_PWR */
100         #define CFG_DDR_MODE            0x00000062  /* DLL,normal,seq,4/2.5 */
101         #define CFG_DDR_INTERVAL        0x05200100  /* autocharge,no open page */
102 #endif
103
104 /*
105  * SDRAM on the Local Bus
106  */
107 #define CFG_LBC_SDRAM_BASE      0xf0000000      /* Localbus SDRAM */
108 #define CFG_LBC_SDRAM_SIZE      64              /* LBC SDRAM is 64MB */
109
110 /*
111  * FLASH on the Local Bus
112  */
113 #define CFG_FLASH_CFI                   /* use the Common Flash Interface */
114 #define CFG_FLASH_CFI_DRIVER                    /* use the CFI driver */
115 #define CFG_FLASH_BASE          0xFE000000      /* start of FLASH   */
116 #define CFG_FLASH_SIZE          8               /* FLASH size in MB */
117 /* #define CFG_FLASH_USE_BUFFER_WRITE */
118
119 #define CFG_BR0_PRELIM  (CFG_FLASH_BASE |       /* Flash Base address */ \
120                         (2 << BR_PS_SHIFT) |    /* 32 bit port size */   \
121                         BR_V)                   /* valid */
122 #define CFG_OR0_PRELIM          0xff806ff7      /* 16Mb Flash size*/
123 #define CFG_LBLAWBAR0_PRELIM CFG_FLASH_BASE     /* Window base at flash base */
124 #define CFG_LBLAWAR0_PRELIM  0x80000016         /* 16Mb window size */
125
126 #define CFG_MAX_FLASH_BANKS     1               /* number of banks */
127 #define CFG_MAX_FLASH_SECT      64              /* sectors per device */
128
129 #undef  CFG_FLASH_CHECKSUM
130 #define CFG_FLASH_ERASE_TOUT    60000   /* Flash Erase Timeout (ms) */
131 #define CFG_FLASH_WRITE_TOUT    500     /* Flash Write Timeout (ms) */
132
133 #define CFG_MID_FLASH_JUMP      0x7F000000
134 #define CFG_MONITOR_BASE        TEXT_BASE       /* start of monitor */
135
136 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
137 #define CFG_RAMBOOT
138 #else
139 #undef  CFG_RAMBOOT
140 #endif
141
142 /*
143  * BCSR register on local bus 32KB, 8-bit wide for ADS config reg
144  */
145 #define CFG_BCSR             0xF8000000
146 #define CFG_LBLAWBAR1_PRELIM CFG_BCSR   /* Access window base at BCSR base */
147 #define CFG_LBLAWAR1_PRELIM  0x8000000E         /* Access window size 32K */
148 #define CFG_BR1_PRELIM    (CFG_BCSR|0x00000801) /* Port-size=8bit, MSEL=GPCM */
149 #define CFG_OR1_PRELIM          0xFFFFE8f0      /* length 32K */
150
151 #define CONFIG_L1_INIT_RAM
152 #define CFG_INIT_RAM_LOCK       1
153 #define CFG_INIT_RAM_ADDR       0xe4010000   /* Initial RAM address */
154 #define CFG_INIT_RAM_END        0x1000       /* End of used area in RAM*/
155
156 #define CFG_GBL_DATA_SIZE       0x100     /* num bytes initial data */
157 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
158 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
159
160 #define CFG_MONITOR_LEN         (256 * 1024) /* Reserve 256 kB for Mon */
161 #define CFG_MALLOC_LEN          (128 * 1024) /* Reserved for malloc */
162
163 /*
164  * Local Bus LCRR and LBCR regs
165  *    LCRR:  DLL bypass, Clock divider is 4
166  * External Local Bus rate is
167  *    CLKIN * HRCWL_CSB_TO_CLKIN / HRCWL_LCL_BUS_TO_SCB_CLK / LCRR_CLKDIV
168  */
169 #define CFG_LCRR        (LCRR_DBYP | LCRR_CLKDIV_4)
170 #define CFG_LBC_LBCR    0x00000000
171
172 #define CFG_LB_SDRAM    /* if board has SRDAM on local bus */
173
174 #ifdef CFG_LB_SDRAM
175 /*local bus BR2, OR2 definition for SDRAM if soldered on the ADS board*/
176 /*
177  * Base Register 2 and Option Register 2 configure SDRAM.
178  * The SDRAM base address, CFG_LBC_SDRAM_BASE, is 0xf0000000.
179  *
180  * For BR2, need:
181  *    Base address of 0xf0000000 = BR[0:16] = 1111 0000 0000 0000 0
182  *    port-size = 32-bits = BR2[19:20] = 11
183  *    no parity checking = BR2[21:22] = 00
184  *    SDRAM for MSEL = BR2[24:26] = 011
185  *    Valid = BR[31] = 1
186  *
187  * 0    4    8    12   16   20   24   28
188  * 1111 0000 0000 0000 0001 1000 0110 0001 = f0001861
189  *
190  * FIXME: CFG_LBC_SDRAM_BASE should be masked and OR'ed into
191  * FIXME: the top 17 bits of BR2.
192  */
193
194 #define CFG_BR2_PRELIM          0xf0001861 /*Port-size=32bit, MSEL=SDRAM*/
195 #define CFG_LBLAWBAR2_PRELIM    0xF0000000
196 #define CFG_LBLAWAR2_PRELIM     0x80000019 /*64M*/
197
198 /*
199  * The SDRAM size in MB, CFG_LBC_SDRAM_SIZE, is 64.
200  *
201  * For OR2, need:
202  *    64MB mask for AM, OR2[0:7] = 1111 1100
203  *                 XAM, OR2[17:18] = 11
204  *    9 columns OR2[19-21] = 010
205  *    13 rows   OR2[23-25] = 100
206  *    EAD set for extra time OR[31] = 1
207  *
208  * 0    4    8    12   16   20   24   28
209  * 1111 1100 0000 0000 0110 1001 0000 0001 = fc006901
210  */
211
212 #define CFG_OR2_PRELIM  0xfc006901
213
214 #define CFG_LBC_LSRT    0x32000000    /* LB sdram refresh timer, about 6us */
215 #define CFG_LBC_MRTPR   0x20000000    /* LB refresh timer prescal, 266MHz/32*/
216
217 /*
218  * LSDMR masks
219  */
220 #define CFG_LBC_LSDMR_RFEN      (1 << (31 -  1))
221 #define CFG_LBC_LSDMR_BSMA1516  (3 << (31 - 10))
222 #define CFG_LBC_LSDMR_BSMA1617  (4 << (31 - 10))
223 #define CFG_LBC_LSDMR_RFCR5     (3 << (31 - 16))
224 #define CFG_LBC_LSDMR_RFCR8     (5 << (31 - 16))
225 #define CFG_LBC_LSDMR_RFCR16    (7 << (31 - 16))
226 #define CFG_LBC_LSDMR_PRETOACT3 (3 << (31 - 19))
227 #define CFG_LBC_LSDMR_PRETOACT6 (5 << (31 - 19))
228 #define CFG_LBC_LSDMR_PRETOACT7 (7 << (31 - 19))
229 #define CFG_LBC_LSDMR_ACTTORW3  (3 << (31 - 22))
230 #define CFG_LBC_LSDMR_ACTTORW7  (7 << (31 - 22))
231 #define CFG_LBC_LSDMR_ACTTORW6  (6 << (31 - 22))
232 #define CFG_LBC_LSDMR_BL8       (1 << (31 - 23))
233 #define CFG_LBC_LSDMR_WRC2      (2 << (31 - 27))
234 #define CFG_LBC_LSDMR_WRC3      (3 << (31 - 27))
235 #define CFG_LBC_LSDMR_WRC4      (0 << (31 - 27))
236 #define CFG_LBC_LSDMR_BUFCMD    (1 << (31 - 29))
237 #define CFG_LBC_LSDMR_CL3       (3 << (31 - 31))
238
239 #define CFG_LBC_LSDMR_OP_NORMAL (0 << (31 - 4))
240 #define CFG_LBC_LSDMR_OP_ARFRSH (1 << (31 - 4))
241 #define CFG_LBC_LSDMR_OP_SRFRSH (2 << (31 - 4))
242 #define CFG_LBC_LSDMR_OP_MRW    (3 << (31 - 4))
243 #define CFG_LBC_LSDMR_OP_PRECH  (4 << (31 - 4))
244 #define CFG_LBC_LSDMR_OP_PCHALL (5 << (31 - 4))
245 #define CFG_LBC_LSDMR_OP_ACTBNK (6 << (31 - 4))
246 #define CFG_LBC_LSDMR_OP_RWINV  (7 << (31 - 4))
247
248 #define CFG_LBC_LSDMR_COMMON    ( CFG_LBC_LSDMR_RFEN            \
249                                 | CFG_LBC_LSDMR_BSMA1516        \
250                                 | CFG_LBC_LSDMR_RFCR8           \
251                                 | CFG_LBC_LSDMR_PRETOACT6       \
252                                 | CFG_LBC_LSDMR_ACTTORW3        \
253                                 | CFG_LBC_LSDMR_BL8             \
254                                 | CFG_LBC_LSDMR_WRC3            \
255                                 | CFG_LBC_LSDMR_CL3             \
256                                 )
257
258 /*
259  * SDRAM Controller configuration sequence.
260  */
261 #define CFG_LBC_LSDMR_1         ( CFG_LBC_LSDMR_COMMON \
262                                 | CFG_LBC_LSDMR_OP_PCHALL)
263 #define CFG_LBC_LSDMR_2         ( CFG_LBC_LSDMR_COMMON \
264                                 | CFG_LBC_LSDMR_OP_ARFRSH)
265 #define CFG_LBC_LSDMR_3         ( CFG_LBC_LSDMR_COMMON \
266                                 | CFG_LBC_LSDMR_OP_ARFRSH)
267 #define CFG_LBC_LSDMR_4         ( CFG_LBC_LSDMR_COMMON \
268                                 | CFG_LBC_LSDMR_OP_MRW)
269 #define CFG_LBC_LSDMR_5         ( CFG_LBC_LSDMR_COMMON \
270                                 | CFG_LBC_LSDMR_OP_NORMAL)
271 #endif
272
273 /*
274  * Serial Port
275  */
276 #define CONFIG_CONS_INDEX     1
277 #undef  CONFIG_SERIAL_SOFTWARE_FIFO
278 #define CFG_NS16550
279 #define CFG_NS16550_SERIAL
280 #define CFG_NS16550_REG_SIZE    1
281 #define CFG_NS16550_CLK         get_bus_freq(0)
282
283 #define CFG_BAUDRATE_TABLE  \
284         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400,115200}
285
286 #define CFG_NS16550_COM1        (CFG_IMMRBAR+0x4500)
287 #define CFG_NS16550_COM2        (CFG_IMMRBAR+0x4600)
288
289 /* Use the HUSH parser */
290 #define CFG_HUSH_PARSER
291 #ifdef  CFG_HUSH_PARSER
292 #define CFG_PROMPT_HUSH_PS2 "> "
293 #endif
294
295 /* I2C */
296 #define  CONFIG_HARD_I2C                /* I2C with hardware support*/
297 #undef  CONFIG_SOFT_I2C                 /* I2C bit-banged */
298 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
299 #define CFG_I2C_SLAVE           0x7F
300 #define CFG_I2C_NOPROBES        {0x69}  /* Don't probe these addrs */
301 #define CFG_I2C_OFFSET      0x3000
302 #define CFG_I2C2_OFFSET      0x3100
303
304 /* TSEC */
305 #define CFG_TSEC1_OFFSET 0x24000
306 #define CFG_TSEC1 (CFG_IMMRBAR+CFG_TSEC1_OFFSET)
307 #define CFG_TSEC2_OFFSET 0x25000
308 #define CFG_TSEC2 (CFG_IMMRBAR+CFG_TSEC2_OFFSET)
309
310 /* IO Configuration */
311 #define CFG_IO_CONF (\
312         IO_CONF_UART |\
313         IO_CONF_TSEC1 |\
314         IO_CONF_IRQ0 |\
315         IO_CONF_IRQ1 |\
316         IO_CONF_IRQ2 |\
317         IO_CONF_IRQ3 |\
318         IO_CONF_IRQ4 |\
319         IO_CONF_IRQ5 |\
320         IO_CONF_IRQ6 |\
321         IO_CONF_IRQ7 )
322
323 /*
324  * General PCI
325  * Addresses are mapped 1-1.
326  */
327 #define CFG_PCI1_MEM_BASE       0x80000000
328 #define CFG_PCI1_MEM_PHYS       CFG_PCI1_MEM_BASE
329 #define CFG_PCI1_MEM_SIZE       0x20000000      /* 512M */
330 #define CFG_PCI1_IO_BASE        0x00000000
331 #define CFG_PCI1_IO_PHYS        0xe2000000
332 #define CFG_PCI1_IO_SIZE        0x1000000       /* 16M */
333
334 #define CFG_PCI2_MEM_BASE       0xA0000000
335 #define CFG_PCI2_MEM_PHYS       CFG_PCI2_MEM_BASE
336 #define CFG_PCI2_MEM_SIZE       0x20000000      /* 512M */
337 #define CFG_PCI2_IO_BASE        0x00000000
338 #define CFG_PCI2_IO_PHYS        0xe3000000
339 #define CFG_PCI2_IO_SIZE        0x1000000       /* 16M */
340 #if defined(CONFIG_PCI)
341
342 #define PCI_ALL_PCI1
343 #if defined(PCI_64BIT)
344 #undef PCI_ALL_PCI1
345 #undef PCI_TWO_PCI1
346 #undef PCI_ONE_PCI1
347 #endif
348
349 #define CONFIG_NET_MULTI
350 #define CONFIG_PCI_PNP                  /* do pci plug-and-play */
351
352 #undef CONFIG_EEPRO100
353 #undef CONFIG_TULIP
354
355 #if !defined(CONFIG_PCI_PNP)
356         #define PCI_ENET0_IOADDR        0xFIXME
357         #define PCI_ENET0_MEMADDR       0xFIXME
358         #define PCI_IDSEL_NUMBER        0x0c    /* slot0->3(IDSEL)=12->15 */
359 #endif
360
361 #undef CONFIG_PCI_SCAN_SHOW             /* show pci devices on startup */
362 #define CFG_PCI_SUBSYS_VENDORID 0x1057  /* Motorola */
363
364 #endif  /* CONFIG_PCI */
365
366 #if defined(CONFIG_TSEC_ENET)
367 #ifndef CONFIG_NET_MULTI
368 #define CONFIG_NET_MULTI        1
369 #endif
370
371 #define CONFIG_GMII             1       /* MII PHY management */
372 #define CONFIG_MPC83XX_TSEC1    1
373 #define CONFIG_MPC83XX_TSEC1_NAME       "TSEC0"
374 #define CONFIG_MPC83XX_TSEC2    1
375 #define CONFIG_MPC83XX_TSEC2_NAME       "TSEC1"
376 #define TSEC1_PHY_ADDR          0
377 #define TSEC2_PHY_ADDR          1
378 #define TSEC1_PHYIDX            0
379 #define TSEC2_PHYIDX            0
380
381 /* Options are: TSEC[0-1] */
382 #define CONFIG_ETHPRIME         "TSEC0"
383
384 #endif  /* CONFIG_TSEC_ENET */
385
386 /*
387  * Environment
388  */
389 #ifndef CFG_RAMBOOT
390         #define CFG_ENV_IS_IN_FLASH     1
391         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE + 0x40000)
392         #define CFG_ENV_SECT_SIZE       0x40000 /* 256K(one sector) for env */
393         #define CFG_ENV_SIZE            0x2000
394 #else
395         #define CFG_NO_FLASH            1       /* Flash is not usable now */
396         #define CFG_ENV_IS_NOWHERE      1       /* Store ENV in memory only */
397         #define CFG_ENV_ADDR            (CFG_MONITOR_BASE - 0x1000)
398         #define CFG_ENV_SIZE            0x2000
399 #endif
400
401 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download */
402 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change */
403
404 #if defined(CFG_RAMBOOT)
405 #if defined(CONFIG_PCI)
406 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL        \
407                                  | CFG_CMD_PING         \
408                                  | CFG_CMD_PCI          \
409                                  | CFG_CMD_I2C)         \
410                                 &                       \
411                                  ~(CFG_CMD_ENV          \
412                                   | CFG_CMD_LOADS))
413 #else
414 #define  CONFIG_COMMANDS        ((CONFIG_CMD_DFL        \
415                                  | CFG_CMD_PING         \
416                                  | CFG_CMD_I2C)         \
417                                 &                       \
418                                  ~(CFG_CMD_ENV          \
419                                   | CFG_CMD_LOADS))
420 #endif
421 #else
422 #if defined(CONFIG_PCI)
423 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL         \
424                                 | CFG_CMD_PCI           \
425                                 | CFG_CMD_PING          \
426                                 | CFG_CMD_I2C)
427 #else
428 #define  CONFIG_COMMANDS        (CONFIG_CMD_DFL         \
429                                 | CFG_CMD_PING          \
430                                 | CFG_CMD_I2C       \
431                                 | CFG_CMD_MII       \
432                                 )
433 #endif
434 #endif
435
436 #include <cmd_confdefs.h>
437
438 #undef CONFIG_WATCHDOG                  /* watchdog disabled */
439
440 /*
441  * Miscellaneous configurable options
442  */
443 #define CFG_LONGHELP                    /* undef to save memory */
444 #define CFG_LOAD_ADDR   0x2000000       /* default load address */
445 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt */
446
447 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
448         #define CFG_CBSIZE      1024            /* Console I/O Buffer Size */
449 #else
450         #define CFG_CBSIZE      256             /* Console I/O Buffer Size */
451 #endif
452
453 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
454 #define CFG_MAXARGS     16              /* max number of command args */
455 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size */
456 #define CFG_HZ          1000            /* decrementer freq: 1ms ticks */
457
458 /*
459  * For booting Linux, the board info and command line data
460  * have to be in the first 8 MB of memory, since this is
461  * the maximum mapped by the Linux kernel during initialization.
462  */
463 #define CFG_BOOTMAPSZ   (8 << 20)       /* Initial Memory map for Linux*/
464
465 /* Cache Configuration */
466 #define CFG_DCACHE_SIZE         32768
467 #define CFG_CACHELINE_SIZE      32
468 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
469 #define CFG_CACHELINE_SHIFT     5       /*log base 2 of the above value*/
470 #endif
471
472 #define CFG_RCWH_PCIHOST 0x80000000 /* PCIHOST  */
473
474 #define CFG_HRCW_LOW (\
475         HRCWL_LCL_BUS_TO_SCB_CLK_1X1 |\
476         HRCWL_DDR_TO_SCB_CLK_1X1 |\
477         HRCWL_CSB_TO_CLKIN_4X1 |\
478         HRCWL_VCO_1X2 |\
479         HRCWL_CORE_TO_CSB_2X1)
480
481 #if defined(PCI_64BIT)
482 #define CFG_HRCW_HIGH (\
483         HRCWH_PCI_HOST |\
484         HRCWH_64_BIT_PCI |\
485         HRCWH_PCI1_ARBITER_ENABLE |\
486         HRCWH_PCI2_ARBITER_DISABLE |\
487         HRCWH_CORE_ENABLE |\
488         HRCWH_FROM_0X00000100 |\
489         HRCWH_BOOTSEQ_DISABLE |\
490         HRCWH_SW_WATCHDOG_DISABLE |\
491         HRCWH_ROM_LOC_LOCAL_16BIT |\
492         HRCWH_TSEC1M_IN_GMII |\
493         HRCWH_TSEC2M_IN_GMII )
494 #else
495 #define CFG_HRCW_HIGH (\
496         HRCWH_PCI_HOST |\
497         HRCWH_32_BIT_PCI |\
498         HRCWH_PCI1_ARBITER_ENABLE |\
499         HRCWH_PCI2_ARBITER_ENABLE |\
500         HRCWH_CORE_ENABLE |\
501         HRCWH_FROM_0X00000100 |\
502         HRCWH_BOOTSEQ_DISABLE |\
503         HRCWH_SW_WATCHDOG_DISABLE |\
504         HRCWH_ROM_LOC_LOCAL_16BIT |\
505         HRCWH_TSEC1M_IN_GMII |\
506         HRCWH_TSEC2M_IN_GMII )
507 #endif
508
509 #define CFG_HID0_INIT 0x000000000
510
511 #define CFG_HID0_FINAL CFG_HID0_INIT
512
513 /* #define CFG_HID0_FINAL               (\
514         HID0_ENABLE_INSTRUCTION_CACHE |\
515         HID0_ENABLE_M_BIT |\
516         HID0_ENABLE_ADDRESS_BROADCAST ) */
517
518 #define CFG_HID2 0x000000000
519
520 /*
521  * Internal Definitions
522  *
523  * Boot Flags
524  */
525 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH */
526 #define BOOTFLAG_WARM   0x02    /* Software reboot */
527
528 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
529 #define CONFIG_KGDB_BAUDRATE    230400  /* speed of kgdb serial port */
530 #define CONFIG_KGDB_SER_INDEX   2       /* which serial port to use */
531 #endif
532
533 /*
534  * Environment Configuration
535  */
536
537 #if defined(CONFIG_TSEC_ENET)
538 #define CONFIG_ETHADDR   00:04:9f:11:22:33
539 #define CONFIG_HAS_ETH1
540 #define CONFIG_ETH1ADDR  00:E0:0C:00:7D:01
541 #endif
542
543 #define CONFIG_IPADDR    192.168.1.253
544
545 #define CONFIG_HOSTNAME  unknown
546 #define CONFIG_ROOTPATH  /nfsroot
547 #define CONFIG_BOOTFILE  your.uImage
548
549 #define CONFIG_SERVERIP  192.168.1.1
550 #define CONFIG_GATEWAYIP 192.168.1.1
551 #define CONFIG_NETMASK   255.255.255.0
552
553 #define CONFIG_LOADADDR  200000 /* default location for tftp and bootm */
554
555 #define CONFIG_BOOTDELAY 6      /* -1 disables auto-boot */
556 #undef  CONFIG_BOOTARGS         /* the boot command will set bootargs */
557
558 #define CONFIG_BAUDRATE  115200
559
560
561 #define CONFIG_EXTRA_ENV_SETTINGS                       \
562         "netdev=eth0\0"                                 \
563         "consoledev=ttyS0\0"                            \
564         "ramdiskaddr=400000\0"                          \
565         "ramdiskfile=ramfs.83xx\0"
566
567 #define CONFIG_NFSBOOTCOMMAND                           \
568         "setenv bootargs root=/dev/nfs rw "             \
569         "nfsroot=$serverip:$rootpath "                  \
570         "ip=$ipaddr:$serverip:$gatewayip:$netmask:$hostname:$netdev:off " \
571         "console=$consoledev,$baudrate $othbootargs;"   \
572         "tftp $loadaddr $bootfile;"                     \
573         "bootm $loadaddr"
574
575 #define CONFIG_RAMBOOTCOMMAND                           \
576         "setenv bootargs root=/dev/ram rw "             \
577         "console=$consoledev,$baudrate $othbootargs;"   \
578         "tftp $ramdiskaddr $ramdiskfile;"               \
579         "tftp $loadaddr $bootfile;"                     \
580         "bootm $loadaddr $ramdiskaddr"
581
582 #define CONFIG_BOOTCOMMAND CONFIG_NFSBOOTCOMMAND
583
584 #endif  /* __CONFIG_H */