include/configs/MPC8266ADS.h

   1 /*
   2  * (C) Copyright 2001
   3  * Stuart Hughes <stuarth@lineo.com>
   4  * This file is based on similar values for other boards found in other
   5  * U-Boot config files, and some that I found in the mpc8260ads manual.
   6  *
   7  * Note: my board is a PILOT rev.
   8  * Note: the mpc8260ads doesn't come with a proper Ethernet MAC address.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 /*
  30  * Config header file for a MPC8266ADS Pilot 16M Ram Simm, 8Mbytes Flash Simm
  31  */
  32
  33 /* !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
  34    !!                                                                 !!
  35    !!  This configuration requires JP3 to be in position 1-2 to work  !!
  36    !!  To make it work for the default, the TEXT_BASE define in       !!
  37    !!  board/mpc8266ads/config.mk must be changed from 0xfe000000 to  !!
  38    !!  0xfff00000                                                     !!
  39    !!  The CFG_HRCW_MASTER define below must also be changed to match !!
  40    !!                                                                 !!
  41    !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
  42  */
  43
  44 #ifndef __CONFIG_H
  45 #define __CONFIG_H
  46
  47 /*
  48  * High Level Configuration Options
  49  * (easy to change)
  50  */
  51
  52 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  53 #define CONFIG_MPC8266ADS       1       /* ...on motorola ADS board     */
  54 #define CONFIG_CPM2             1       /* Has a CPM2 */
  55
  56 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  57
  58 /* allow serial and ethaddr to be overwritten */
  59 #define CONFIG_ENV_OVERWRITE
  60
  61 /*
  62  * select serial console configuration
  63  *
  64  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  65  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  66  * for SCC).
  67  *
  68  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  69  * defined elsewhere (for example, on the cogent platform, there are serial
  70  * ports on the motherboard which are used for the serial console - see
  71  * cogent/cma101/serial.[ch]).
  72  */
  73 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  74 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  75 #undef  CONFIG_CONS_NONE                /* define if console on something else */
  76 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  77
  78 /*
  79  * select ethernet configuration
  80  *
  81  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  82  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  83  * for FCC)
  84  *
  85  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  86  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  87  */
  88 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC   */
  89 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC   */
  90 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  91 #define CONFIG_ETHER_INDEX      2       /* which channel for ether  */
  92 #define CONFIG_MII                      /* MII PHY management           */
  93 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
  94 /*
  95  * Port pins used for bit-banged MII communictions (if applicable).
  96  */
  97 #define MDIO_PORT       2       /* Port C */
  98 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
  99 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 100 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 101
 102 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 103                         else    iop->pdat &= ~0x00400000
 104
 105 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 106                         else    iop->pdat &= ~0x00200000
 107
 108 #define MIIDELAY        udelay(1)
 109
 110 #if (CONFIG_ETHER_INDEX == 2)
 111
 112 /*
 113  * - Rx-CLK is CLK13
 114  * - Tx-CLK is CLK14
 115  * - Select bus for bd/buffers (see 28-13)
 116  * - Half duplex
 117  */
 118 # define CFG_CMXFCR_MASK        (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
 119 # define CFG_CMXFCR_VALUE       (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
 120 # define CFG_CPMFCR_RAMTYPE     0
 121 # define CFG_FCC_PSMR           (FCC_PSMR_FDE | FCC_PSMR_LPB)
 122
 123 #endif  /* CONFIG_ETHER_INDEX */
 124
 125 /* other options */
 126 #define CONFIG_HARD_I2C         1       /* To enable I2C support        */
 127 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address  */
 128 #define CFG_I2C_SLAVE           0x7F
 129 #define CFG_I2C_EEPROM_ADDR_LEN 1
 130
 131 /* PCI */
 132 #define CONFIG_PCI
 133 #define CONFIG_PCI_PNP
 134 #define CONFIG_PCI_BOOTDELAY 0
 135 #undef CONFIG_PCI_SCAN_SHOW
 136
 137 /*-----------------------------------------------------------------------
 138  * Definitions for Serial Presence Detect EEPROM address
 139  * (to get SDRAM settings)
 140  */
 141 #define SPD_EEPROM_ADDRESS      0x50
 142
 143 #define CONFIG_8260_CLKIN       66000000        /* in Hz */
 144 #define CONFIG_BAUDRATE         115200
 145
 146 /*
 147  * Command line configuration.
 148  */
 149 #include <config_cmd_all.h>
 150
 151 #undef CONFIG_CMD_BEDBUG
 152 #undef CONFIG_CMD_BMP
 153 #undef CONFIG_CMD_BSP
 154 #undef CONFIG_CMD_DATE
 155 #undef CONFIG_CMD_DHCP
 156 #undef CONFIG_CMD_DISPLAY
 157 #undef CONFIG_CMD_DOC
 158 #undef CONFIG_CMD_DTT
 159 #undef CONFIG_CMD_EEPROM
 160 #undef CONFIG_CMD_ELF
 161 #undef CONFIG_CMD_EXT2
 162 #undef CONFIG_CMD_FDC
 163 #undef CONFIG_CMD_FDOS
 164 #undef CONFIG_CMD_HWFLOW
 165 #undef CONFIG_CMD_IDE
 166 #undef CONFIG_CMD_JFFS2
 167 #undef CONFIG_CMD_KGDB
 168 #undef CONFIG_CMD_MMC
 169 #undef CONFIG_CMD_NAND
 170 #undef CONFIG_CMD_PCMCIA
 171 #undef CONFIG_CMD_REISER
 172 #undef CONFIG_CMD_SCSI
 173 #undef CONFIG_CMD_SPI
 174 #undef CONFIG_CMD_SNTP
 175 #undef CONFIG_CMD_VFD
 176 #undef CONFIG_CMD_UNIVERSE
 177 #undef CONFIG_CMD_USB
 178 #undef CONFIG_CMD_XIMG
 179
 180 /* Define a command string that is automatically executed when no character
 181  * is read on the console interface withing "Boot Delay" after reset.
 182  */
 183 #undef  CONFIG_BOOT_ROOT_INITRD         /* Use ram disk for the root file system */
 184 #define CONFIG_BOOT_ROOT_NFS            /* Use a NFS mounted root file system */
 185
 186 #ifdef CONFIG_BOOT_ROOT_INITRD
 187 #define CONFIG_BOOTCOMMAND \
 188         "version;" \
 189         "echo;" \
 190         "bootp;" \
 191         "setenv bootargs root=/dev/ram0 rw " \
 192         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 193         "bootm"
 194 #endif /* CONFIG_BOOT_ROOT_INITRD */
 195
 196 #ifdef CONFIG_BOOT_ROOT_NFS
 197 #define CONFIG_BOOTCOMMAND \
 198         "version;" \
 199         "echo;" \
 200         "bootp;" \
 201         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
 202         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 203         "bootm"
 204 #endif /* CONFIG_BOOT_ROOT_NFS */
 205
 206 /*
 207  * BOOTP options
 208  */
 209 #define CONFIG_BOOTP_SUBNETMASK
 210 #define CONFIG_BOOTP_GATEWAY
 211 #define CONFIG_BOOTP_HOSTNAME
 212 #define CONFIG_BOOTP_BOOTPATH
 213 #define CONFIG_BOOTP_BOOTFILESIZE
 214 #define CONFIG_BOOTP_DNS
 215
 216 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 217
 218 #if defined(CONFIG_CMD_KGDB)
 219 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 220 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 221 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 222 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 223 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
 224 #endif
 225
 226 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 227
 228 /*
 229  * Miscellaneous configurable options
 230  */
 231 #define CFG_LONGHELP                    /* undef to save memory     */
 232 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt   */
 233 #if defined(CONFIG_CMD_KGDB)
 234 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size  */
 235 #else
 236 #define CFG_CBSIZE      256                     /* Console I/O Buffer Size  */
 237 #endif
 238 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size */
 239 #define CFG_MAXARGS     16                      /* max number of command args   */
 240 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 241
 242 #define CFG_MEMTEST_START       0x00100000      /* memtest works on */
 243 #define CFG_MEMTEST_END         0x00f00000      /* 1 ... 15 MB in DRAM  */
 244
 245 #undef CONFIG_CLOCKS_IN_MHZ             /* clocks passsed to Linux in MHz */
 246                                         /* for versions < 2.4.5-pre5    */
 247
 248 #define CFG_LOAD_ADDR           0x100000        /* default load address */
 249
 250 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 251
 252 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200, 230400 }
 253
 254 #define CFG_FLASH_BASE          0xFE000000
 255 #define FLASH_BASE              0xFE000000
 256 #define CFG_MAX_FLASH_BANKS     1       /* max num of memory banks      */
 257 #define CFG_MAX_FLASH_SECT      32      /* max num of sects on one chip */
 258 #define CFG_FLASH_SIZE          8
 259 #define CFG_FLASH_ERASE_TOUT    8000    /* Timeout for Flash Erase (in ms)    */
 260 #define CFG_FLASH_WRITE_TOUT    5       /* Timeout for Flash Write (in ms)    */
 261
 262 #undef  CFG_FLASH_CHECKSUM
 263
 264 /* this is stuff came out of the Motorola docs */
 265 /* Only change this if you also change the Hardware configuration Word */
 266 #define CFG_DEFAULT_IMMR        0x0F010000
 267
 268 /* Set IMMR to 0xF0000000 or above to boot Linux  */
 269 #define CFG_IMMR                0xF0000000
 270 #define CFG_BCSR                0xF8000000
 271 #define CFG_PCI_INT             0xF8200000      /* PCI interrupt controller */
 272
 273 /* Define CONFIG_VERY_BIG_RAM to allow use of SDRAMs larger than 256MBytes
 274  */
 275 /*#define CONFIG_VERY_BIG_RAM   1*/
 276
 277 /* What should be the base address of SDRAM DIMM and how big is
 278  * it (in Mbytes)?  This will normally auto-configure via the SPD.
 279 */
 280 #define CFG_SDRAM_BASE 0x00000000
 281 #define CFG_SDRAM_SIZE 16
 282
 283 #define SDRAM_SPD_ADDR 0x50
 284
 285 /*-----------------------------------------------------------------------
 286  * BR2,BR3 - Base Register
 287  *     Ref: Section 10.3.1 on page 10-14
 288  * OR2,OR3 - Option Register
 289  *     Ref: Section 10.3.2 on page 10-16
 290  *-----------------------------------------------------------------------
 291  */
 292
 293 /* Bank 2,3 - SDRAM DIMM
 294  */
 295
 296 /* The BR2 is configured as follows:
 297  *
 298  *     - Base address of 0x00000000
 299  *     - 64 bit port size (60x bus only)
 300  *     - Data errors checking is disabled
 301  *     - Read and write access
 302  *     - SDRAM 60x bus
 303  *     - Access are handled by the memory controller according to MSEL
 304  *     - Not used for atomic operations
 305  *     - No data pipelining is done
 306  *     - Valid
 307  */
 308 #define CFG_BR2_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK) |\
 309                          BRx_PS_64                      |\
 310                          BRx_MS_SDRAM_P                 |\
 311                          BRx_V)
 312
 313 #define CFG_BR3_PRELIM  ((CFG_SDRAM_BASE & BRx_BA_MSK) |\
 314                          BRx_PS_64                      |\
 315                          BRx_MS_SDRAM_P                 |\
 316                          BRx_V)
 317
 318 /* With a 64 MB DIMM, the OR2 is configured as follows:
 319  *
 320  *     - 64 MB
 321  *     - 4 internal banks per device
 322  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 323  *     - 12 row address lines
 324  *     - Back-to-back page mode
 325  *     - Internal bank interleaving within save device enabled
 326  */
 327 #if (CFG_SDRAM_SIZE == 64)
 328 #define CFG_OR2_PRELIM  (MEG_TO_AM(CFG_SDRAM_SIZE)      |\
 329                          ORxS_BPD_4                     |\
 330                          ORxS_ROWST_PBI0_A8             |\
 331                          ORxS_NUMR_12)
 332 #elif (CFG_SDRAM_SIZE == 16)
 333 #define CFG_OR2_PRELIM  (0xFF000C80)
 334 #else
 335 #error "INVALID SDRAM CONFIGURATION"
 336 #endif
 337
 338 /*-----------------------------------------------------------------------
 339  * PSDMR - 60x Bus SDRAM Mode Register
 340  *     Ref: Section 10.3.3 on page 10-21
 341  *-----------------------------------------------------------------------
 342  */
 343
 344 #if (CFG_SDRAM_SIZE == 64)
 345 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 346  *
 347  *     - Bank Based Interleaving,
 348  *     - Refresh Enable,
 349  *     - Address Multiplexing where A5 is output on A14 pin
 350  *       (A6 on A15, and so on),
 351  *     - use address pins A14-A16 as bank select,
 352  *     - A9 is output on SDA10 during an ACTIVATE command,
 353  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 354  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 355  *       is 3 clocks,
 356  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 357  *       2 clocks,
 358  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 359  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 360  *     - CAS Latency is 2.
 361  */
 362 #define CFG_PSDMR       (PSDMR_RFEN           |\
 363                          PSDMR_SDAM_A14_IS_A5 |\
 364                          PSDMR_BSMA_A14_A16   |\
 365                          PSDMR_SDA10_PBI0_A9  |\
 366                          PSDMR_RFRC_7_CLK     |\
 367                          PSDMR_PRETOACT_3W    |\
 368                          PSDMR_ACTTORW_2W     |\
 369                          PSDMR_LDOTOPRE_1C    |\
 370                          PSDMR_WRC_1C         |\
 371                          PSDMR_CL_2)
 372 #elif (CFG_SDRAM_SIZE == 16)
 373 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 374  *
 375  *   configuration parameters found in Motorola documentation
 376  */
 377 #define CFG_PSDMR       (0x016EB452)
 378 #else
 379 #error "INVALID SDRAM CONFIGURATION"
 380 #endif
 381
 382 #define RS232EN_1               0x02000002
 383 #define RS232EN_2               0x01000001
 384 #define FETHIEN                 0x08000008
 385 #define FETH_RST                0x04000004
 386
 387 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 388 #define CFG_INIT_RAM_END        0x4000  /* End of used area in DPRAM    */
 389 #define CFG_GBL_DATA_SIZE       128     /* size in bytes reserved for initial data */
 390 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 391 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 392
 393 /* Use this HRCW for booting from address 0xfe00000 (JP3 in setting 1-2)  */
 394 /* 0x0EB2B645 */
 395 #define CFG_HRCW_MASTER (( HRCW_BPS11 | HRCW_CIP )                              |\
 396                          ( HRCW_L2CPC10 | HRCW_DPPC11 | HRCW_ISB010 )           |\
 397                          ( HRCW_BMS | HRCW_MMR11 | HRCW_LBPC01 | HRCW_APPC10 )  |\
 398                          ( HRCW_CS10PC01 | HRCW_MODCK_H0101 )                   \
 399                         )
 400
 401 /* Use this HRCW for booting from address 0xfff0000 (JP3 in setting 2-3)  */
 402 /* #define CFG_HRCW_MASTER 0x0cb23645 */
 403
 404 /* This value should actually be situated in the first 256 bytes of the FLASH
 405         which on the standard MPC8266ADS board is at address 0xFF800000
 406         The linker script places it at 0xFFF00000 instead.
 407
 408         It still works, however, as long as the ADS board jumper JP3 is set to
 409         position 2-3 so the board is using the BCSR as Hardware Configuration Word
 410
 411         If you want to use the one defined here instead, ust copy the first 256 bytes from
 412         0xfff00000 to 0xff800000  (for 8MB flash)
 413
 414         - Rune
 415
 416 */
 417
 418 /* no slaves */
 419 #define CFG_HRCW_SLAVE1 0
 420 #define CFG_HRCW_SLAVE2 0
 421 #define CFG_HRCW_SLAVE3 0
 422 #define CFG_HRCW_SLAVE4 0
 423 #define CFG_HRCW_SLAVE5 0
 424 #define CFG_HRCW_SLAVE6 0
 425 #define CFG_HRCW_SLAVE7 0
 426
 427 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
 428 #define BOOTFLAG_WARM   0x02    /* Software reboot           */
 429
 430 #define CFG_MONITOR_BASE    TEXT_BASE
 431 #if (CFG_MONITOR_BASE < CFG_FLASH_BASE)
 432 #   define CFG_RAMBOOT
 433 #endif
 434
 435 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 436 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 437 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 438
 439 #ifndef CFG_RAMBOOT
 440 #  define CFG_ENV_IS_IN_FLASH   1
 441 #    define CFG_ENV_ADDR        (CFG_MONITOR_BASE + 0x40000)
 442 #    define CFG_ENV_SECT_SIZE   0x40000
 443 #else
 444 #  define CFG_ENV_IS_IN_NVRAM   1
 445 #  define CFG_ENV_ADDR          (CFG_MONITOR_BASE - 0x1000)
 446 #  define CFG_ENV_SIZE          0x200
 447 #endif /* CFG_RAMBOOT */
 448
 449 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU */
 450 #if defined(CONFIG_CMD_KGDB)
 451 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
 452 #endif
 453
 454 /*-----------------------------------------------------------------------
 455  * HIDx - Hardware Implementation-dependent Registers                    2-11
 456  *-----------------------------------------------------------------------
 457  * HID0 also contains cache control - initially enable both caches and
 458  * invalidate contents, then the final state leaves only the instruction
 459  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 460  * but Soft reset does not.
 461  *
 462  * HID1 has only read-only information - nothing to set.
 463  */
 464 /*#define CFG_HID0_INIT         0 */
 465 #define CFG_HID0_INIT   (HID0_ICE  |\
 466                          HID0_DCE  |\
 467                          HID0_ICFI |\
 468                          HID0_DCI  |\
 469                          HID0_IFEM |\
 470                          HID0_ABE)
 471
 472 #define CFG_HID0_FINAL          (HID0_ICE | HID0_IFEM | HID0_ABE )
 473
 474 #define CFG_HID2                0
 475
 476 #define CFG_SYPCR               0xFFFFFFC3
 477 #define CFG_BCR                 0x004C0000
 478 #define CFG_SIUMCR              0x4E64C000
 479 #define CFG_SCCR                0x00000000
 480
 481 /*      local bus memory map
 482  *
 483  *      0x00000000-0x03FFFFFF    64MB   SDRAM
 484  *      0x80000000-0x9FFFFFFF   512MB   outbound prefetchable PCI memory window
 485  *      0xA0000000-0xBFFFFFFF   512MB   outbound non-prefetchable PCI memory window
 486  *      0xF0000000-0xF001FFFF   128KB   MPC8266 internal memory
 487  *      0xF4000000-0xF7FFFFFF    64MB   outbound PCI I/O window
 488  *      0xF8000000-0xF8007FFF    32KB   BCSR
 489  *      0xF8100000-0xF8107FFF    32KB   ATM UNI
 490  *      0xF8200000-0xF8207FFF    32KB   PCI interrupt controller
 491  *      0xF8300000-0xF8307FFF    32KB   EEPROM
 492  *      0xFE000000-0xFFFFFFFF    32MB   flash
 493  */
 494 #define CFG_BR0_PRELIM  0xFE001801              /* flash */
 495 #define CFG_OR0_PRELIM  0xFE000836
 496 #define CFG_BR1_PRELIM  (CFG_BCSR | 0x1801)     /* BCSR */
 497 #define CFG_OR1_PRELIM  0xFFFF8010
 498 #define CFG_BR4_PRELIM  0xF8300801              /* EEPROM */
 499 #define CFG_OR4_PRELIM  0xFFFF8846
 500 #define CFG_BR5_PRELIM  0xF8100801              /* PM5350 ATM UNI */
 501 #define CFG_OR5_PRELIM  0xFFFF8E36
 502 #define CFG_BR8_PRELIM  (CFG_PCI_INT | 0x1801)  /* PCI interrupt controller */
 503 #define CFG_OR8_PRELIM  0xFFFF8010
 504
 505 #define CFG_RMR                 0x0001
 506 #define CFG_TMCNTSC             (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 507 #define CFG_PISCR               (PISCR_PS|PISCR_PTF|PISCR_PTE)
 508 #define CFG_RCCR                0
 509 #define CFG_MPTPR               0x00001900
 510 #define CFG_PSRT                0x00000021
 511
 512 /* This address must not exist */
 513 #define CFG_RESET_ADDRESS       0xFCFFFF00
 514
 515 /* PCI Memory map (if different from default map */
 516 #define CFG_PCI_SLV_MEM_LOCAL   CFG_SDRAM_BASE          /* Local base */
 517 #define CFG_PCI_SLV_MEM_BUS             0x00000000              /* PCI base */
 518 #define CFG_PICMR0_MASK_ATTRIB  (PICMR_MASK_512MB | PICMR_ENABLE | \
 519                                  PICMR_PREFETCH_EN)
 520
 521 /*
 522  * These are the windows that allow the CPU to access PCI address space.
 523  * All three PCI master windows, which allow the CPU to access PCI
 524  * prefetch, non prefetch, and IO space (see below), must all fit within
 525  * these windows.
 526  */
 527
 528 /* PCIBR0 */
 529 #define CFG_PCI_MSTR0_LOCAL             0x80000000              /* Local base */
 530 #define CFG_PCIMSK0_MASK                PCIMSK_1GB              /* Size of window */
 531 /* PCIBR1 */
 532 #define CFG_PCI_MSTR1_LOCAL             0xF4000000              /* Local base */
 533 #define CFG_PCIMSK1_MASK                PCIMSK_64MB             /* Size of window */
 534
 535 /*
 536  * Master window that allows the CPU to access PCI Memory (prefetch).
 537  * This window will be setup with the first set of Outbound ATU registers
 538  * in the bridge.
 539  */
 540
 541 #define CFG_PCI_MSTR_MEM_LOCAL  0x80000000                      /* Local base */
 542 #define CFG_PCI_MSTR_MEM_BUS    0x80000000                      /* PCI base   */
 543 #define CFG_CPU_PCI_MEM_START   PCI_MSTR_MEM_LOCAL
 544 #define CFG_PCI_MSTR_MEM_SIZE   0x20000000                      /* 512MB */
 545 #define CFG_POCMR0_MASK_ATTRIB  (POCMR_MASK_512MB | POCMR_ENABLE | POCMR_PREFETCH_EN)
 546
 547 /*
 548  * Master window that allows the CPU to access PCI Memory (non-prefetch).
 549  * This window will be setup with the second set of Outbound ATU registers
 550  * in the bridge.
 551  */
 552
 553 #define CFG_PCI_MSTR_MEMIO_LOCAL    0xA0000000                  /* Local base */
 554 #define CFG_PCI_MSTR_MEMIO_BUS      0xA0000000                  /* PCI base   */
 555 #define CFG_CPU_PCI_MEMIO_START     PCI_MSTR_MEMIO_LOCAL
 556 #define CFG_PCI_MSTR_MEMIO_SIZE     0x20000000                  /* 512MB */
 557 #define CFG_POCMR1_MASK_ATTRIB      (POCMR_MASK_512MB | POCMR_ENABLE)
 558
 559 /*
 560  * Master window that allows the CPU to access PCI IO space.
 561  * This window will be setup with the third set of Outbound ATU registers
 562  * in the bridge.
 563  */
 564
 565 #define CFG_PCI_MSTR_IO_LOCAL       0xF4000000                  /* Local base */
 566 #define CFG_PCI_MSTR_IO_BUS         0xF4000000                  /* PCI base   */
 567 #define CFG_CPU_PCI_IO_START        PCI_MSTR_IO_LOCAL
 568 #define CFG_PCI_MSTR_IO_SIZE        0x04000000                  /* 64MB */
 569 #define CFG_POCMR2_MASK_ATTRIB      (POCMR_MASK_64MB | POCMR_ENABLE | POCMR_PCI_IO)
 570
 571 /*
 572  * JFFS2 partitions
 573  *
 574  */
 575 /* No command line, one static partition, whole device */
 576 #undef CONFIG_JFFS2_CMDLINE
 577 #define CONFIG_JFFS2_DEV                "nor0"
 578 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 579 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 580
 581 /* mtdparts command line support */
 582 /*
 583 #define CONFIG_JFFS2_CMDLINE
 584 #define MTDIDS_DEFAULT          ""
 585 #define MTDPARTS_DEFAULT        ""
 586 */
 587
 588 #endif /* __CONFIG_H */