include/configs/MPC8266ADS.h

   1 /*
   2  * (C) Copyright 2001
   3  * Stuart Hughes <stuarth@lineo.com>
   4  * This file is based on similar values for other boards found in other
   5  * U-Boot config files, and some that I found in the mpc8260ads manual.
   6  *
   7  * Note: my board is a PILOT rev.
   8  * Note: the mpc8260ads doesn't come with a proper Ethernet MAC address.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 /*
  30  * Config header file for a MPC8266ADS Pilot 16M Ram Simm, 8Mbytes Flash Simm
  31  */
  32
  33 /* !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
  34    !!                                                                 !!
  35    !!  This configuration requires JP3 to be in position 1-2 to work  !!
  36    !!  To make it work for the default, the TEXT_BASE define in       !!
  37    !!  board/mpc8266ads/config.mk must be changed from 0xfe000000 to  !!
  38    !!  0xfff00000                                                     !!
  39    !!  The CONFIG_SYS_HRCW_MASTER define below must also be changed to match !!
  40    !!                                                                 !!
  41    !!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!!
  42  */
  43
  44 #ifndef __CONFIG_H
  45 #define __CONFIG_H
  46
  47 /*
  48  * High Level Configuration Options
  49  * (easy to change)
  50  */
  51
  52 #define CONFIG_MPC8260          1       /* This is an MPC8260 CPU       */
  53 #define CONFIG_MPC8266ADS       1       /* ...on motorola ADS board     */
  54 #define CONFIG_CPM2             1       /* Has a CPM2 */
  55
  56 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  57 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy()             */
  58
  59 /* allow serial and ethaddr to be overwritten */
  60 #define CONFIG_ENV_OVERWRITE
  61
  62 /*
  63  * select serial console configuration
  64  *
  65  * if either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  66  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  67  * for SCC).
  68  *
  69  * if CONFIG_CONS_NONE is defined, then the serial console routines must
  70  * defined elsewhere (for example, on the cogent platform, there are serial
  71  * ports on the motherboard which are used for the serial console - see
  72  * cogent/cma101/serial.[ch]).
  73  */
  74 #undef  CONFIG_CONS_ON_SMC              /* define if console on SMC */
  75 #define CONFIG_CONS_ON_SCC              /* define if console on SCC */
  76 #undef  CONFIG_CONS_NONE                /* define if console on something else */
  77 #define CONFIG_CONS_INDEX       1       /* which serial channel for console */
  78
  79 /*
  80  * select ethernet configuration
  81  *
  82  * if either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  83  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  84  * for FCC)
  85  *
  86  * if CONFIG_ETHER_NONE is defined, then either the ethernet routines must be
  87  * defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  88  */
  89 #undef  CONFIG_ETHER_ON_SCC             /* define if ether on SCC   */
  90 #define CONFIG_ETHER_ON_FCC             /* define if ether on FCC   */
  91 #undef  CONFIG_ETHER_NONE               /* define if ether on something else */
  92 #define CONFIG_ETHER_INDEX      2       /* which channel for ether  */
  93 #define CONFIG_MII                      /* MII PHY management           */
  94 #define CONFIG_BITBANGMII               /* bit-bang MII PHY management  */
  95 /*
  96  * Port pins used for bit-banged MII communictions (if applicable).
  97  */
  98 #define MDIO_PORT       2       /* Port C */
  99 #define MDIO_DECLARE    volatile ioport_t *iop = ioport_addr ( \
 100                                 (immap_t *) CONFIG_SYS_IMMR, MDIO_PORT )
 101 #define MDC_DECLARE     MDIO_DECLARE
 102
 103 #define MDIO_ACTIVE     (iop->pdir |=  0x00400000)
 104 #define MDIO_TRISTATE   (iop->pdir &= ~0x00400000)
 105 #define MDIO_READ       ((iop->pdat &  0x00400000) != 0)
 106
 107 #define MDIO(bit)       if(bit) iop->pdat |=  0x00400000; \
 108                         else    iop->pdat &= ~0x00400000
 109
 110 #define MDC(bit)        if(bit) iop->pdat |=  0x00200000; \
 111                         else    iop->pdat &= ~0x00200000
 112
 113 #define MIIDELAY        udelay(1)
 114
 115 #if (CONFIG_ETHER_INDEX == 2)
 116
 117 /*
 118  * - Rx-CLK is CLK13
 119  * - Tx-CLK is CLK14
 120  * - Select bus for bd/buffers (see 28-13)
 121  * - Half duplex
 122  */
 123 # define CONFIG_SYS_CMXFCR_MASK (CMXFCR_FC2 | CMXFCR_RF2CS_MSK | CMXFCR_TF2CS_MSK)
 124 # define CONFIG_SYS_CMXFCR_VALUE        (CMXFCR_RF2CS_CLK13 | CMXFCR_TF2CS_CLK14)
 125 # define CONFIG_SYS_CPMFCR_RAMTYPE      0
 126 # define CONFIG_SYS_FCC_PSMR            (FCC_PSMR_FDE | FCC_PSMR_LPB)
 127
 128 #endif  /* CONFIG_ETHER_INDEX */
 129
 130 /* other options */
 131 #define CONFIG_HARD_I2C         1       /* To enable I2C support        */
 132 #define CONFIG_SYS_I2C_SPEED            400000  /* I2C speed and slave address  */
 133 #define CONFIG_SYS_I2C_SLAVE            0x7F
 134 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1
 135
 136 /* PCI */
 137 #define CONFIG_PCI
 138 #define CONFIG_PCI_PNP
 139 #define CONFIG_PCI_BOOTDELAY 0
 140 #undef CONFIG_PCI_SCAN_SHOW
 141
 142 /*-----------------------------------------------------------------------
 143  * Definitions for Serial Presence Detect EEPROM address
 144  * (to get SDRAM settings)
 145  */
 146 #define SPD_EEPROM_ADDRESS      0x50
 147
 148 #define CONFIG_8260_CLKIN       66000000        /* in Hz */
 149 #define CONFIG_BAUDRATE         115200
 150
 151 /*
 152  * Command line configuration.
 153  */
 154 #include <config_cmd_default.h>
 155
 156 /* Commands we want, that are not part of default set */
 157 #define CONFIG_CMD_ASKENV       /* ask for env variable         */
 158 #define CONFIG_CMD_CACHE        /* icache, dcache               */
 159 #define CONFIG_CMD_DHCP         /* DHCP Support                 */
 160 #define CONFIG_CMD_DIAG         /* Diagnostics                  */
 161 #define CONFIG_CMD_IMMAP        /* IMMR dump support            */
 162 #define CONFIG_CMD_IRQ          /* irqinfo                      */
 163 #define CONFIG_CMD_MII          /* MII support                  */
 164 #define CONFIG_CMD_PCI          /* pciinfo                      */
 165 #define CONFIG_CMD_PING         /* ping support                 */
 166 #define CONFIG_CMD_PORTIO       /* Port I/O                     */
 167 #define CONFIG_CMD_REGINFO      /* Register dump                */
 168 #define CONFIG_CMD_SAVES        /* save S record dump           */
 169 #define CONFIG_CMD_SDRAM        /* SDRAM DIMM SPD info printout */
 170
 171 /* Commands from default set we don't need */
 172 #undef CONFIG_CMD_FPGA          /* FPGA configuration Support   */
 173 #undef CONFIG_CMD_SETGETDCR     /* DCR support on 4xx           */
 174
 175 /* Define a command string that is automatically executed when no character
 176  * is read on the console interface withing "Boot Delay" after reset.
 177  */
 178 #undef  CONFIG_BOOT_ROOT_INITRD         /* Use ram disk for the root file system */
 179 #define CONFIG_BOOT_ROOT_NFS            /* Use a NFS mounted root file system */
 180
 181 #ifdef CONFIG_BOOT_ROOT_INITRD
 182 #define CONFIG_BOOTCOMMAND \
 183         "version;" \
 184         "echo;" \
 185         "bootp;" \
 186         "setenv bootargs root=/dev/ram0 rw " \
 187         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 188         "bootm"
 189 #endif /* CONFIG_BOOT_ROOT_INITRD */
 190
 191 #ifdef CONFIG_BOOT_ROOT_NFS
 192 #define CONFIG_BOOTCOMMAND \
 193         "version;" \
 194         "echo;" \
 195         "bootp;" \
 196         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} " \
 197         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off;" \
 198         "bootm"
 199 #endif /* CONFIG_BOOT_ROOT_NFS */
 200
 201 /*
 202  * BOOTP options
 203  */
 204 #define CONFIG_BOOTP_SUBNETMASK
 205 #define CONFIG_BOOTP_GATEWAY
 206 #define CONFIG_BOOTP_HOSTNAME
 207 #define CONFIG_BOOTP_BOOTPATH
 208 #define CONFIG_BOOTP_BOOTFILESIZE
 209 #define CONFIG_BOOTP_DNS
 210
 211 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds */
 212
 213 #if defined(CONFIG_CMD_KGDB)
 214 #undef  CONFIG_KGDB_ON_SMC              /* define if kgdb on SMC */
 215 #define CONFIG_KGDB_ON_SCC              /* define if kgdb on SCC */
 216 #undef  CONFIG_KGDB_NONE                /* define if kgdb on something else */
 217 #define CONFIG_KGDB_INDEX       2       /* which serial channel for kgdb */
 218 #define CONFIG_KGDB_BAUDRATE    115200  /* speed to run kgdb serial port at */
 219 #endif
 220
 221 #undef  CONFIG_WATCHDOG                 /* disable platform specific watchdog */
 222
 223 /*
 224  * Miscellaneous configurable options
 225  */
 226 #define CONFIG_SYS_LONGHELP                     /* undef to save memory     */
 227 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt   */
 228 #if defined(CONFIG_CMD_KGDB)
 229 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size  */
 230 #else
 231 #define CONFIG_SYS_CBSIZE       256                     /* Console I/O Buffer Size  */
 232 #endif
 233 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)      /* Print Buffer Size */
 234 #define CONFIG_SYS_MAXARGS      16                      /* max number of command args   */
 235 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 236
 237 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on */
 238 #define CONFIG_SYS_MEMTEST_END          0x00f00000      /* 1 ... 15 MB in DRAM  */
 239
 240 #undef CONFIG_CLOCKS_IN_MHZ             /* clocks passsed to Linux in MHz */
 241                                         /* for versions < 2.4.5-pre5    */
 242
 243 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* default load address */
 244
 245 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
 246
 247 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200, 230400 }
 248
 249 #define CONFIG_SYS_FLASH_BASE           0xFE000000
 250 #define FLASH_BASE              0xFE000000
 251 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max num of memory banks      */
 252 #define CONFIG_SYS_MAX_FLASH_SECT       32      /* max num of sects on one chip */
 253 #define CONFIG_SYS_FLASH_SIZE           8
 254 #define CONFIG_SYS_FLASH_ERASE_TOUT     8000    /* Timeout for Flash Erase (in ms)    */
 255 #define CONFIG_SYS_FLASH_WRITE_TOUT     5       /* Timeout for Flash Write (in ms)    */
 256
 257 #undef  CONFIG_SYS_FLASH_CHECKSUM
 258
 259 /* this is stuff came out of the Motorola docs */
 260 /* Only change this if you also change the Hardware configuration Word */
 261 #define CONFIG_SYS_DEFAULT_IMMR 0x0F010000
 262
 263 /* Set IMMR to 0xF0000000 or above to boot Linux  */
 264 #define CONFIG_SYS_IMMR         0xF0000000
 265 #define CONFIG_SYS_BCSR         0xF8000000
 266 #define CONFIG_SYS_PCI_INT              0xF8200000      /* PCI interrupt controller */
 267
 268 /* Define CONFIG_VERY_BIG_RAM to allow use of SDRAMs larger than 256MBytes
 269  */
 270 /*#define CONFIG_VERY_BIG_RAM   1*/
 271
 272 /* What should be the base address of SDRAM DIMM and how big is
 273  * it (in Mbytes)?  This will normally auto-configure via the SPD.
 274 */
 275 #define CONFIG_SYS_SDRAM_BASE 0x00000000
 276 #define CONFIG_SYS_SDRAM_SIZE 16
 277
 278 #define SDRAM_SPD_ADDR 0x50
 279
 280 /*-----------------------------------------------------------------------
 281  * BR2,BR3 - Base Register
 282  *     Ref: Section 10.3.1 on page 10-14
 283  * OR2,OR3 - Option Register
 284  *     Ref: Section 10.3.2 on page 10-16
 285  *-----------------------------------------------------------------------
 286  */
 287
 288 /* Bank 2,3 - SDRAM DIMM
 289  */
 290
 291 /* The BR2 is configured as follows:
 292  *
 293  *     - Base address of 0x00000000
 294  *     - 64 bit port size (60x bus only)
 295  *     - Data errors checking is disabled
 296  *     - Read and write access
 297  *     - SDRAM 60x bus
 298  *     - Access are handled by the memory controller according to MSEL
 299  *     - Not used for atomic operations
 300  *     - No data pipelining is done
 301  *     - Valid
 302  */
 303 #define CONFIG_SYS_BR2_PRELIM   ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK) |\
 304                          BRx_PS_64                      |\
 305                          BRx_MS_SDRAM_P                 |\
 306                          BRx_V)
 307
 308 #define CONFIG_SYS_BR3_PRELIM   ((CONFIG_SYS_SDRAM_BASE & BRx_BA_MSK) |\
 309                          BRx_PS_64                      |\
 310                          BRx_MS_SDRAM_P                 |\
 311                          BRx_V)
 312
 313 /* With a 64 MB DIMM, the OR2 is configured as follows:
 314  *
 315  *     - 64 MB
 316  *     - 4 internal banks per device
 317  *     - Row start address bit is A8 with PSDMR[PBI] = 0
 318  *     - 12 row address lines
 319  *     - Back-to-back page mode
 320  *     - Internal bank interleaving within save device enabled
 321  */
 322 #if (CONFIG_SYS_SDRAM_SIZE == 64)
 323 #define CONFIG_SYS_OR2_PRELIM   (MEG_TO_AM(CONFIG_SYS_SDRAM_SIZE)       |\
 324                          ORxS_BPD_4                     |\
 325                          ORxS_ROWST_PBI0_A8             |\
 326                          ORxS_NUMR_12)
 327 #elif (CONFIG_SYS_SDRAM_SIZE == 16)
 328 #define CONFIG_SYS_OR2_PRELIM   (0xFF000C80)
 329 #else
 330 #error "INVALID SDRAM CONFIGURATION"
 331 #endif
 332
 333 /*-----------------------------------------------------------------------
 334  * PSDMR - 60x Bus SDRAM Mode Register
 335  *     Ref: Section 10.3.3 on page 10-21
 336  *-----------------------------------------------------------------------
 337  */
 338
 339 #if (CONFIG_SYS_SDRAM_SIZE == 64)
 340 /* With a 64 MB DIMM, the PSDMR is configured as follows:
 341  *
 342  *     - Bank Based Interleaving,
 343  *     - Refresh Enable,
 344  *     - Address Multiplexing where A5 is output on A14 pin
 345  *       (A6 on A15, and so on),
 346  *     - use address pins A14-A16 as bank select,
 347  *     - A9 is output on SDA10 during an ACTIVATE command,
 348  *     - earliest timing for ACTIVATE command after REFRESH command is 7 clocks,
 349  *     - earliest timing for ACTIVATE or REFRESH command after PRECHARGE command
 350  *       is 3 clocks,
 351  *     - earliest timing for READ/WRITE command after ACTIVATE command is
 352  *       2 clocks,
 353  *     - earliest timing for PRECHARGE after last data was read is 1 clock,
 354  *     - earliest timing for PRECHARGE after last data was written is 1 clock,
 355  *     - CAS Latency is 2.
 356  */
 357 #define CONFIG_SYS_PSDMR        (PSDMR_RFEN           |\
 358                          PSDMR_SDAM_A14_IS_A5 |\
 359                          PSDMR_BSMA_A14_A16   |\
 360                          PSDMR_SDA10_PBI0_A9  |\
 361                          PSDMR_RFRC_7_CLK     |\
 362                          PSDMR_PRETOACT_3W    |\
 363                          PSDMR_ACTTORW_2W     |\
 364                          PSDMR_LDOTOPRE_1C    |\
 365                          PSDMR_WRC_1C         |\
 366                          PSDMR_CL_2)
 367 #elif (CONFIG_SYS_SDRAM_SIZE == 16)
 368 /* With a 16 MB DIMM, the PSDMR is configured as follows:
 369  *
 370  *   configuration parameters found in Motorola documentation
 371  */
 372 #define CONFIG_SYS_PSDMR        (0x016EB452)
 373 #else
 374 #error "INVALID SDRAM CONFIGURATION"
 375 #endif
 376
 377 #define RS232EN_1               0x02000002
 378 #define RS232EN_2               0x01000001
 379 #define FETHIEN                 0x08000008
 380 #define FETH_RST                0x04000004
 381
 382 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 383 #define CONFIG_SYS_INIT_RAM_END 0x4000  /* End of used area in DPRAM    */
 384 #define CONFIG_SYS_GBL_DATA_SIZE        128     /* size in bytes reserved for initial data */
 385 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_END - CONFIG_SYS_GBL_DATA_SIZE)
 386 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 387
 388 /* Use this HRCW for booting from address 0xfe00000 (JP3 in setting 1-2)  */
 389 /* 0x0EB2B645 */
 390 #define CONFIG_SYS_HRCW_MASTER (( HRCW_BPS11 | HRCW_CIP )                               |\
 391                          ( HRCW_L2CPC10 | HRCW_DPPC11 | HRCW_ISB010 )           |\
 392                          ( HRCW_BMS | HRCW_MMR11 | HRCW_LBPC01 | HRCW_APPC10 )  |\
 393                          ( HRCW_CS10PC01 | HRCW_MODCK_H0101 )                   \
 394                         )
 395
 396 /* Use this HRCW for booting from address 0xfff0000 (JP3 in setting 2-3)  */
 397 /* #define CONFIG_SYS_HRCW_MASTER 0x0cb23645 */
 398
 399 /* This value should actually be situated in the first 256 bytes of the FLASH
 400         which on the standard MPC8266ADS board is at address 0xFF800000
 401         The linker script places it at 0xFFF00000 instead.
 402
 403         It still works, however, as long as the ADS board jumper JP3 is set to
 404         position 2-3 so the board is using the BCSR as Hardware Configuration Word
 405
 406         If you want to use the one defined here instead, ust copy the first 256 bytes from
 407         0xfff00000 to 0xff800000  (for 8MB flash)
 408
 409         - Rune
 410
 411 */
 412
 413 /* no slaves */
 414 #define CONFIG_SYS_HRCW_SLAVE1 0
 415 #define CONFIG_SYS_HRCW_SLAVE2 0
 416 #define CONFIG_SYS_HRCW_SLAVE3 0
 417 #define CONFIG_SYS_HRCW_SLAVE4 0
 418 #define CONFIG_SYS_HRCW_SLAVE5 0
 419 #define CONFIG_SYS_HRCW_SLAVE6 0
 420 #define CONFIG_SYS_HRCW_SLAVE7 0
 421
 422 #define BOOTFLAG_COLD   0x01    /* Normal Power-On: Boot from FLASH  */
 423 #define BOOTFLAG_WARM   0x02    /* Software reboot           */
 424
 425 #define CONFIG_SYS_MONITOR_BASE    TEXT_BASE
 426 #if (CONFIG_SYS_MONITOR_BASE < CONFIG_SYS_FLASH_BASE)
 427 #   define CONFIG_SYS_RAMBOOT
 428 #endif
 429
 430 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)     /* Reserve 256 kB for Monitor   */
 431 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 432 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 433
 434 #ifndef CONFIG_SYS_RAMBOOT
 435 #  define CONFIG_ENV_IS_IN_FLASH        1
 436 #    define CONFIG_ENV_ADDR     (CONFIG_SYS_MONITOR_BASE + 0x40000)
 437 #    define CONFIG_ENV_SECT_SIZE        0x40000
 438 #else
 439 #  define CONFIG_ENV_IS_IN_NVRAM        1
 440 #  define CONFIG_ENV_ADDR               (CONFIG_SYS_MONITOR_BASE - 0x1000)
 441 #  define CONFIG_ENV_SIZE               0x200
 442 #endif /* CONFIG_SYS_RAMBOOT */
 443
 444 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8260 CPU */
 445 #if defined(CONFIG_CMD_KGDB)
 446 #  define CONFIG_SYS_CACHELINE_SHIFT    5       /* log base 2 of the above value */
 447 #endif
 448
 449 /*-----------------------------------------------------------------------
 450  * HIDx - Hardware Implementation-dependent Registers                    2-11
 451  *-----------------------------------------------------------------------
 452  * HID0 also contains cache control - initially enable both caches and
 453  * invalidate contents, then the final state leaves only the instruction
 454  * cache enabled. Note that Power-On and Hard reset invalidate the caches,
 455  * but Soft reset does not.
 456  *
 457  * HID1 has only read-only information - nothing to set.
 458  */
 459 /*#define CONFIG_SYS_HID0_INIT          0 */
 460 #define CONFIG_SYS_HID0_INIT    (HID0_ICE  |\
 461                          HID0_DCE  |\
 462                          HID0_ICFI |\
 463                          HID0_DCI  |\
 464                          HID0_IFEM |\
 465                          HID0_ABE)
 466
 467 #define CONFIG_SYS_HID0_FINAL           (HID0_ICE | HID0_IFEM | HID0_ABE )
 468
 469 #define CONFIG_SYS_HID2         0
 470
 471 #define CONFIG_SYS_SYPCR                0xFFFFFFC3
 472 #define CONFIG_SYS_BCR                  0x004C0000
 473 #define CONFIG_SYS_SIUMCR               0x4E64C000
 474 #define CONFIG_SYS_SCCR         0x00000000
 475
 476 /*      local bus memory map
 477  *
 478  *      0x00000000-0x03FFFFFF    64MB   SDRAM
 479  *      0x80000000-0x9FFFFFFF   512MB   outbound prefetchable PCI memory window
 480  *      0xA0000000-0xBFFFFFFF   512MB   outbound non-prefetchable PCI memory window
 481  *      0xF0000000-0xF001FFFF   128KB   MPC8266 internal memory
 482  *      0xF4000000-0xF7FFFFFF    64MB   outbound PCI I/O window
 483  *      0xF8000000-0xF8007FFF    32KB   BCSR
 484  *      0xF8100000-0xF8107FFF    32KB   ATM UNI
 485  *      0xF8200000-0xF8207FFF    32KB   PCI interrupt controller
 486  *      0xF8300000-0xF8307FFF    32KB   EEPROM
 487  *      0xFE000000-0xFFFFFFFF    32MB   flash
 488  */
 489 #define CONFIG_SYS_BR0_PRELIM   0xFE001801              /* flash */
 490 #define CONFIG_SYS_OR0_PRELIM   0xFE000836
 491 #define CONFIG_SYS_BR1_PRELIM   (CONFIG_SYS_BCSR | 0x1801)      /* BCSR */
 492 #define CONFIG_SYS_OR1_PRELIM   0xFFFF8010
 493 #define CONFIG_SYS_BR4_PRELIM   0xF8300801              /* EEPROM */
 494 #define CONFIG_SYS_OR4_PRELIM   0xFFFF8846
 495 #define CONFIG_SYS_BR5_PRELIM   0xF8100801              /* PM5350 ATM UNI */
 496 #define CONFIG_SYS_OR5_PRELIM   0xFFFF8E36
 497 #define CONFIG_SYS_BR8_PRELIM   (CONFIG_SYS_PCI_INT | 0x1801)   /* PCI interrupt controller */
 498 #define CONFIG_SYS_OR8_PRELIM   0xFFFF8010
 499
 500 #define CONFIG_SYS_RMR                  0x0001
 501 #define CONFIG_SYS_TMCNTSC              (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 502 #define CONFIG_SYS_PISCR                (PISCR_PS|PISCR_PTF|PISCR_PTE)
 503 #define CONFIG_SYS_RCCR         0
 504 #define CONFIG_SYS_MPTPR                0x00001900
 505 #define CONFIG_SYS_PSRT         0x00000021
 506
 507 /* This address must not exist */
 508 #define CONFIG_SYS_RESET_ADDRESS        0xFCFFFF00
 509
 510 /* PCI Memory map (if different from default map */
 511 #define CONFIG_SYS_PCI_SLV_MEM_LOCAL    CONFIG_SYS_SDRAM_BASE           /* Local base */
 512 #define CONFIG_SYS_PCI_SLV_MEM_BUS              0x00000000              /* PCI base */
 513 #define CONFIG_SYS_PICMR0_MASK_ATTRIB   (PICMR_MASK_512MB | PICMR_ENABLE | \
 514                                  PICMR_PREFETCH_EN)
 515
 516 /*
 517  * These are the windows that allow the CPU to access PCI address space.
 518  * All three PCI master windows, which allow the CPU to access PCI
 519  * prefetch, non prefetch, and IO space (see below), must all fit within
 520  * these windows.
 521  */
 522
 523 /* PCIBR0 */
 524 #define CONFIG_SYS_PCI_MSTR0_LOCAL              0x80000000              /* Local base */
 525 #define CONFIG_SYS_PCIMSK0_MASK         PCIMSK_1GB              /* Size of window */
 526 /* PCIBR1 */
 527 #define CONFIG_SYS_PCI_MSTR1_LOCAL              0xF4000000              /* Local base */
 528 #define CONFIG_SYS_PCIMSK1_MASK         PCIMSK_64MB             /* Size of window */
 529
 530 /*
 531  * Master window that allows the CPU to access PCI Memory (prefetch).
 532  * This window will be setup with the first set of Outbound ATU registers
 533  * in the bridge.
 534  */
 535
 536 #define CONFIG_SYS_PCI_MSTR_MEM_LOCAL   0x80000000                      /* Local base */
 537 #define CONFIG_SYS_PCI_MSTR_MEM_BUS     0x80000000                      /* PCI base   */
 538 #define CONFIG_SYS_CPU_PCI_MEM_START    PCI_MSTR_MEM_LOCAL
 539 #define CONFIG_SYS_PCI_MSTR_MEM_SIZE    0x20000000                      /* 512MB */
 540 #define CONFIG_SYS_POCMR0_MASK_ATTRIB   (POCMR_MASK_512MB | POCMR_ENABLE | POCMR_PREFETCH_EN)
 541
 542 /*
 543  * Master window that allows the CPU to access PCI Memory (non-prefetch).
 544  * This window will be setup with the second set of Outbound ATU registers
 545  * in the bridge.
 546  */
 547
 548 #define CONFIG_SYS_PCI_MSTR_MEMIO_LOCAL    0xA0000000                   /* Local base */
 549 #define CONFIG_SYS_PCI_MSTR_MEMIO_BUS       0xA0000000                  /* PCI base   */
 550 #define CONFIG_SYS_CPU_PCI_MEMIO_START      PCI_MSTR_MEMIO_LOCAL
 551 #define CONFIG_SYS_PCI_MSTR_MEMIO_SIZE      0x20000000                  /* 512MB */
 552 #define CONFIG_SYS_POCMR1_MASK_ATTRIB       (POCMR_MASK_512MB | POCMR_ENABLE)
 553
 554 /*
 555  * Master window that allows the CPU to access PCI IO space.
 556  * This window will be setup with the third set of Outbound ATU registers
 557  * in the bridge.
 558  */
 559
 560 #define CONFIG_SYS_PCI_MSTR_IO_LOCAL        0xF4000000                  /* Local base */
 561 #define CONFIG_SYS_PCI_MSTR_IO_BUS          0xF4000000                  /* PCI base   */
 562 #define CONFIG_SYS_CPU_PCI_IO_START         PCI_MSTR_IO_LOCAL
 563 #define CONFIG_SYS_PCI_MSTR_IO_SIZE         0x04000000                  /* 64MB */
 564 #define CONFIG_SYS_POCMR2_MASK_ATTRIB       (POCMR_MASK_64MB | POCMR_ENABLE | POCMR_PCI_IO)
 565
 566 /*
 567  * JFFS2 partitions
 568  *
 569  */
 570 /* No command line, one static partition, whole device */
 571 #undef CONFIG_CMD_MTDPARTS
 572 #define CONFIG_JFFS2_DEV                "nor0"
 573 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
 574 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
 575
 576 /* mtdparts command line support */
 577 /*
 578 #define CONFIG_CMD_MTDPARTS
 579 #define MTDIDS_DEFAULT          ""
 580 #define MTDPARTS_DEFAULT        ""
 581 */
 582
 583 #endif /* __CONFIG_H */