include/configs/M5249EVB.h

   1 /* SPDX-License-Identifier: GPL-2.0+ */
   2 /*
   3  * Configuation settings for the esd TASREG board.
   4  *
   5  * (C) Copyright 2004
   6  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   7  */
   8
   9 /*
  10  * board/config.h - configuration options, board specific
  11  */
  12
  13 #ifndef _M5249EVB_H
  14 #define _M5249EVB_H
  15
  16 /*
  17  * High Level Configuration Options
  18  * (easy to change)
  19  */
  20 #define CONFIG_MCFTMR
  21
  22 #define CONFIG_MCFUART
  23 #define CONFIG_SYS_UART_PORT            (0)
  24
  25 #undef  CONFIG_WATCHDOG
  26
  27 #undef CONFIG_MONITOR_IS_IN_RAM         /* no pre-loader required!!! ;-) */
  28
  29 /*
  30  * BOOTP options
  31  */
  32 #undef CONFIG_BOOTP_BOOTFILESIZE
  33
  34 #define CONFIG_SYS_LOAD_ADDR            0x200000        /* default load address */
  35
  36 /*
  37  * Clock configuration: enable only one of the following options
  38  */
  39
  40 #undef  CONFIG_SYS_PLL_BYPASS                           /* bypass PLL for test purpose */
  41 #define CONFIG_SYS_FAST_CLK             1               /* MCF5249 can run at 140MHz   */
  42 #define CONFIG_SYS_CLK                  132025600       /* MCF5249 can run at 140MHz   */
  43
  44 /*
  45  * Low Level Configuration Settings
  46  * (address mappings, register initial values, etc.)
  47  * You should know what you are doing if you make changes here.
  48  */
  49
  50 #define CONFIG_SYS_MBAR         0x10000000      /* Register Base Addrs */
  51 #define CONFIG_SYS_MBAR2                0x80000000
  52
  53 /*-----------------------------------------------------------------------
  54  * Definitions for initial stack pointer and data area (in DPRAM)
  55  */
  56 #define CONFIG_SYS_INIT_RAM_ADDR        0x20000000
  57 #define CONFIG_SYS_INIT_RAM_SIZE        0x1000  /* Size of used area in internal SRAM   */
  58 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
  59 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
  60
  61 #define LDS_BOARD_TEXT \
  62         . = DEFINED(env_offset) ? env_offset : .; \
  63         env/embedded.o(.text);
  64
  65 /*-----------------------------------------------------------------------
  66  * Start addresses for the final memory configuration
  67  * (Set up by the startup code)
  68  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
  69  */
  70 #define CONFIG_SYS_SDRAM_BASE           0x00000000
  71 #define CONFIG_SYS_SDRAM_SIZE           16              /* SDRAM size in MB */
  72 #define CONFIG_SYS_FLASH_BASE           (CONFIG_SYS_CS0_BASE)
  73
  74 #if 0 /* test-only */
  75 #define CONFIG_PRAM             512 /* test-only for SDRAM problem!!!!!!!!!!!!!!!!!!!! */
  76 #endif
  77
  78 #define CONFIG_SYS_MONITOR_BASE (CONFIG_SYS_FLASH_BASE + 0x400)
  79
  80 #define CONFIG_SYS_MONITOR_LEN          0x20000
  81 #define CONFIG_SYS_MALLOC_LEN           (1 * 1024*1024) /* Reserve 1 MB for malloc()    */
  82 #define CONFIG_SYS_BOOTPARAMS_LEN       64*1024
  83
  84 /*
  85  * For booting Linux, the board info and command line data
  86  * have to be in the first 8 MB of memory, since this is
  87  * the maximum mapped by the Linux kernel during initialization ??
  88  */
  89 #define CONFIG_SYS_BOOTMAPSZ            (CONFIG_SYS_SDRAM_BASE + (CONFIG_SYS_SDRAM_SIZE << 20))
  90
  91 /*-----------------------------------------------------------------------
  92  * FLASH organization
  93  */
  94 #ifdef CONFIG_SYS_FLASH_CFI
  95
  96 #       define CONFIG_SYS_FLASH_SIZE            0x1000000       /* Max size that the board might have */
  97 #       define CONFIG_SYS_FLASH_CFI_WIDTH       FLASH_CFI_16BIT
  98 #       define CONFIG_SYS_MAX_FLASH_BANKS       1       /* max number of memory banks */
  99 #       define CONFIG_SYS_MAX_FLASH_SECT        137     /* max number of sectors on one chip */
 100 #       define CONFIG_SYS_FLASH_CHECKSUM
 101 #       define CONFIG_SYS_FLASH_BANKS_LIST      { CONFIG_SYS_FLASH_BASE }
 102 #endif
 103
 104 /*-----------------------------------------------------------------------
 105  * Cache Configuration
 106  */
 107 #define CONFIG_SYS_CACHELINE_SIZE       16
 108
 109 #define ICACHE_STATUS                   (CONFIG_SYS_INIT_RAM_ADDR + \
 110                                          CONFIG_SYS_INIT_RAM_SIZE - 8)
 111 #define DCACHE_STATUS                   (CONFIG_SYS_INIT_RAM_ADDR + \
 112                                          CONFIG_SYS_INIT_RAM_SIZE - 4)
 113 #define CONFIG_SYS_ICACHE_INV           (CF_CACR_DCM)
 114 #define CONFIG_SYS_CACHE_ACR0           (CONFIG_SYS_FLASH_BASE | \
 115                                          CF_ADDRMASK(2) | \
 116                                          CF_ACR_EN | CF_ACR_SM_ALL)
 117 #define CONFIG_SYS_CACHE_ACR1           (CONFIG_SYS_SDRAM_BASE | \
 118                                          CF_ADDRMASK(CONFIG_SYS_SDRAM_SIZE) | \
 119                                          CF_ACR_EN | CF_ACR_SM_ALL)
 120 #define CONFIG_SYS_CACHE_ICACR          (CF_CACR_CENB | CF_CACR_CEIB | \
 121                                          CF_CACR_DBWE)
 122
 123 /*-----------------------------------------------------------------------
 124  * Memory bank definitions
 125  */
 126
 127 /* CS0 - AMD Flash, address 0xffc00000 */
 128 #define CONFIG_SYS_CS0_BASE             0xffe00000
 129 #define CONFIG_SYS_CS0_CTRL             0x00001980      /* WS=0110, AA=1, PS=10         */
 130 /** Note: There is a CSMR0/DRAM vector problem, need to disable C/I ***/
 131 #define CONFIG_SYS_CS0_MASK             0x003f0021      /* 4MB, AA=0, WP=0, C/I=1, V=1  */
 132
 133 /* CS1 - FPGA, address 0xe0000000 */
 134 #define CONFIG_SYS_CS1_BASE             0xe0000000
 135 #define CONFIG_SYS_CS1_CTRL             0x00000d80      /* WS=0011, AA=1, PS=10         */
 136 #define CONFIG_SYS_CS1_MASK             0x00010001      /* 128kB, AA=0, WP=0, C/I=0, V=1*/
 137
 138 /*-----------------------------------------------------------------------
 139  * Port configuration
 140  */
 141 #define CONFIG_SYS_GPIO_FUNC            0x00000008      /* Set gpio pins: none          */
 142 #define CONFIG_SYS_GPIO1_FUNC           0x00df00f0      /* 36-39(SWITCH),48-52(FPGAs),54*/
 143 #define CONFIG_SYS_GPIO_EN              0x00000008      /* Set gpio output enable       */
 144 #define CONFIG_SYS_GPIO1_EN             0x00c70000      /* Set gpio output enable       */
 145 #define CONFIG_SYS_GPIO_OUT             0x00000008      /* Set outputs to default state */
 146 #define CONFIG_SYS_GPIO1_OUT            0x00c70000      /* Set outputs to default state */
 147 #define CONFIG_SYS_GPIO1_LED            0x00400000      /* user led                     */
 148
 149 #endif  /* M5249 */