include/configs/KUP4K.h

   1 /*
   2   * (C) Copyright 2000-2010
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  * Klaus Heydeck, Kieback & Peter GmbH & Co KG, heydeck@kieback-peter.de
   5  *
   6  * SPDX-License-Identifier:     GPL-2.0+
   7  */
   8
   9 /*
  10  * board/config.h - configuration options, board specific
  11  * Derived from ../tqm8xx/tqm8xx.c
  12  */
  13
  14 #ifndef __CONFIG_H
  15 #define __CONFIG_H
  16
  17 /*
  18  * High Level Configuration Options
  19  * (easy to change)
  20  */
  21
  22 #define CONFIG_MPC855           1       /* This is a MPC855 CPU         */
  23 #define CONFIG_KUP4K            1       /* ...on a KUP4K module */
  24
  25 #define CONFIG_SYS_TEXT_BASE    0x40000000
  26
  27 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  28 #undef  CONFIG_8xx_CONS_SMC2
  29 #undef  CONFIG_8xx_CONS_NONE
  30 #define CONFIG_BAUDRATE         115200  /* console baudrate             */
  31 #define CONFIG_BOOTDELAY        1       /* autoboot after 1 second      */
  32
  33 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  34
  35 #undef  CONFIG_BOOTARGS
  36
  37 #define CONFIG_EXTRA_ENV_SETTINGS                                               \
  38 "slot_a_boot=setenv bootargs root=/dev/sda2 ip=off;"                            \
  39  "run addhw; mw.b 400000 00 80; diskboot 400000 0:1; bootm 400000\0"            \
  40 "slot_b_boot=setenv bootargs root=/dev/sda2 ip=off;"                            \
  41  "run addhw; mw.b 400000 00 80; diskboot 400000 2:1; bootm 400000\0"            \
  42 "nfs_boot=mw.b 400000 00 80; dhcp; run nfsargs addip addhw; bootm 400000\0"     \
  43 "fat_boot=mw.b 400000 00 80; fatload ide 2:1 400000 st.bin; run addhw;          \
  44  bootm 400000 \0"                                                               \
  45 "panic_boot=echo No Bootdevice !!! reset\0"                                     \
  46 "nfsargs=setenv bootargs root=/dev/nfs rw nfsroot=${rootpath}\0"                \
  47 "ramargs=setenv bootargs root=/dev/ram rw\0"                                    \
  48 "addip=setenv bootargs ${bootargs} ip=${ipaddr}::${gatewayip}"                  \
  49  ":${netmask}:${hostname}:${netdev}:off\0"                                      \
  50 "addhw=setenv bootargs ${bootargs} ${mtdparts} console=${console} ${debug}      \
  51  hw=${hw} key1=${key1} panic=1 mem=${mem}\0"                                    \
  52 "console=ttyCPM0,115200\0"                                                      \
  53 "netdev=eth0\0"                                                                 \
  54 "contrast=20\0"                                                                 \
  55 "silent=1\0"                                                                    \
  56 "mtdparts=" MTDPARTS_DEFAULT "\0"                                               \
  57 "load=tftp 200000 bootloader-4k.bitmap;tftp 100000 bootloader-4k.bin\0"         \
  58 "update=protect off 1:0-9;era 1:0-9;cp.b 100000 40000000 ${filesize};"          \
  59  "cp.b 200000 40050000 14000\0"
  60
  61 #define CONFIG_BOOTCOMMAND  \
  62     "run fat_boot;run slot_b_boot;run slot_a_boot;run nfs_boot;run panic_boot"
  63
  64 #define CONFIG_PREBOOT  "setenv preboot; saveenv"
  65
  66 #define CONFIG_MISC_INIT_R      1
  67 #define CONFIG_MISC_INIT_F      1
  68
  69 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  70 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE    /* don't allow baudrate change  */
  71
  72 #define CONFIG_WATCHDOG 1               /* watchdog enabled             */
  73
  74 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  75
  76 #undef  CONFIG_CAN_DRIVER               /* CAN Driver support disabled  */
  77
  78 /*
  79  * BOOTP options
  80  */
  81 #define CONFIG_BOOTP_SUBNETMASK
  82 #define CONFIG_BOOTP_GATEWAY
  83 #define CONFIG_BOOTP_HOSTNAME
  84 #define CONFIG_BOOTP_BOOTPATH
  85 #define CONFIG_BOOTP_BOOTFILESIZE
  86
  87 #define CONFIG_MAC_PARTITION
  88 #define CONFIG_DOS_PARTITION
  89
  90 /*
  91  * enable I2C and select the hardware/software driver
  92  */
  93 #undef  CONFIG_HARD_I2C         /* I2C with hardware support    */
  94 #define CONFIG_SOFT_I2C         /* I2C bit-banged               */
  95
  96 #define CONFIG_SYS_I2C_SPEED    93000   /* 93 kHz is supposed to work */
  97 #define CONFIG_SYS_I2C_SLAVE    0xFE
  98
  99 #ifdef CONFIG_SOFT_I2C
 100 /*
 101  * Software (bit-bang) I2C driver configuration
 102  */
 103 #define PB_SCL          0x00000020      /* PB 26 */
 104 #define PB_SDA          0x00000010      /* PB 27 */
 105
 106 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
 107 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
 108 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
 109 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
 110 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
 111                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
 112 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
 113                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
 114 #define I2C_DELAY       udelay(2)       /* 1/4 I2C clock duration */
 115 #endif  /* CONFIG_SOFT_I2C */
 116
 117 /*-----------------------------------------------------------------------
 118  * I2C Configuration
 119  */
 120
 121 #define CONFIG_SYS_I2C_PICIO_ADDR       0x21    /* PCF8574 IO Expander */
 122 #define CONFIG_SYS_I2C_RTC_ADDR         0x51    /* PCF8563 RTC */
 123
 124 /* List of I2C addresses to be verified by POST */
 125
 126 #define CONFIG_SYS_POST_I2C_ADDRS       {CONFIG_SYS_I2C_PICIO_ADDR,     \
 127                                          CONFIG_SYS_I2C_RTC_ADDR,       \
 128                                         }
 129
 130 #define CONFIG_RTC_PCF8563              /* use Philips PCF8563 RTC      */
 131
 132 #define CONFIG_SYS_DISCOVER_PHY
 133 #define CONFIG_MII
 134
 135 /* Define to allow the user to overwrite serial and ethaddr */
 136 #define CONFIG_ENV_OVERWRITE
 137
 138 /*
 139  * Command line configuration.
 140  */
 141 #include <config_cmd_default.h>
 142
 143 #define CONFIG_CMD_DATE
 144 #define CONFIG_CMD_DHCP
 145 #define CONFIG_CMD_I2C
 146 #define CONFIG_CMD_IDE
 147 #define CONFIG_CMD_MII
 148 #define CONFIG_CMD_NFS
 149 #define CONFIG_CMD_FAT
 150 #define CONFIG_CMD_SNTP
 151
 152 #ifdef CONFIG_POST
 153     #define CONFIG_CMD_DIAG
 154 #endif
 155
 156 /*
 157  * Miscellaneous configurable options
 158  */
 159 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 160 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 161 #if defined(CONFIG_CMD_KGDB)
 162 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 163 #else
 164 #define CONFIG_SYS_CBSIZE       512             /* Console I/O Buffer Size      */
 165 #endif
 166 /* Print Buffer Size */
 167 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)
 168 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 169 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 170
 171 #define CONFIG_SYS_MEMTEST_START        0x000400000     /* memtest works on     */
 172 #define CONFIG_SYS_MEMTEST_END          0x005C00000     /* 4 ... 92 MB in DRAM  */
 173 #define CONFIG_SYS_ALT_MEMTEST 1
 174 #define CONFIG_SYS_MEMTEST_SCRATCH      0x90000200      /* using latch as scratch register */
 175
 176 #define CONFIG_SYS_LOAD_ADDR            0x400000        /* default load address */
 177
 178 #define CONFIG_SYS_HZ                   1000            /* decrementer freq: 1 ms ticks */
 179
 180 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 115200 }
 181
 182 #define CONFIG_SYS_CONSOLE_INFO_QUIET 1
 183
 184 /*
 185  * Low Level Configuration Settings
 186  * (address mappings, register initial values, etc.)
 187  * You should know what you are doing if you make changes here.
 188  */
 189 /*-----------------------------------------------------------------------
 190  * Internal Memory Mapped Register
 191  */
 192 #define CONFIG_SYS_IMMR         0xFFF00000
 193
 194 /*-----------------------------------------------------------------------
 195  * Definitions for initial stack pointer and data area (in DPRAM)
 196  */
 197 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 198 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
 199 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 200 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 201
 202 /*-----------------------------------------------------------------------
 203  * Start addresses for the final memory configuration
 204  * (Set up by the startup code)
 205  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 206  */
 207 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 208 #define CONFIG_SYS_FLASH_BASE           0x40000000
 209 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 210 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
 211 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
 212
 213 /*
 214  * For booting Linux, the board info and command line data
 215  * have to be in the first 8 MB of memory, since this is
 216  * the maximum mapped by the Linux kernel during initialization.
 217  */
 218 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 219
 220 /*-----------------------------------------------------------------------
 221  * FLASH organization
 222  */
 223 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 224 #define CONFIG_SYS_MAX_FLASH_SECT       19      /* max number of sectors on one chip    */
 225
 226 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 227 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 228
 229 #define CONFIG_ENV_IS_IN_FLASH  1
 230 #define CONFIG_ENV_OFFSET               0x40000 /*   Offset   of Environment Sector     */
 231 #define CONFIG_ENV_SIZE         0x1000  /* Total Size of Environment Sector     */
 232 #define CONFIG_ENV_SECT_SIZE    0x10000
 233
 234 /*-----------------------------------------------------------------------
 235  * Dynamic MTD partition support
 236  */
 237 #define MTDPARTS_DEFAULT        "mtdparts=40000000.flash:256k(u-boot)," \
 238                                                 "64k(env),"             \
 239                                                 "128k(splash),"         \
 240                                                 "512k(etc),"            \
 241                                                 "64k(hw-info)"
 242
 243 /*-----------------------------------------------------------------------
 244  * Hardware Information Block
 245  */
 246 #define CONFIG_SYS_HWINFO_OFFSET        0x000F0000      /* offset of HW Info block */
 247 #define CONFIG_SYS_HWINFO_SIZE          0x00000100      /* size   of HW Info block */
 248 #define CONFIG_SYS_HWINFO_MAGIC 0x4B26500D              /* 'K&P<CR>' */
 249
 250 /*-----------------------------------------------------------------------
 251  * Cache Configuration
 252  */
 253 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
 254 #if defined(CONFIG_CMD_KGDB)
 255 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
 256 #endif
 257
 258 /*-----------------------------------------------------------------------
 259  * SYPCR - System Protection Control                            11-9
 260  * SYPCR can only be written once after reset!
 261  *-----------------------------------------------------------------------
 262  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 263  */
 264 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 265
 266 /*-----------------------------------------------------------------------
 267  * SIUMCR - SIU Module Configuration                            11-6
 268  *-----------------------------------------------------------------------
 269  * PCMCIA config., multi-function pin tri-state
 270  */
 271 #define CONFIG_SYS_SIUMCR       (SIUMCR_DBGC00 | SIUMCR_DBPC00 | SIUMCR_MLRC00)
 272
 273 /*-----------------------------------------------------------------------
 274  * TBSCR - Time Base Status and Control                         11-26
 275  *-----------------------------------------------------------------------
 276  * Clear Reference Interrupt Status, Timebase freezing enabled
 277  */
 278 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 279
 280 /*-----------------------------------------------------------------------
 281  * RTCSC - Real-Time Clock Status and Control Register          11-27
 282  *-----------------------------------------------------------------------
 283  */
 284 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 285
 286 /*-----------------------------------------------------------------------
 287  * PISCR - Periodic Interrupt Status and Control                11-31
 288  *-----------------------------------------------------------------------
 289  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 290  */
 291 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
 292
 293 /*-----------------------------------------------------------------------
 294  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 295  *-----------------------------------------------------------------------
 296  * Reset PLL lock status sticky bit, timer expired status bit and timer
 297  * interrupt status bit
 298  *
 299  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 300  */
 301 #define CONFIG_SYS_PLPRCR ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 302
 303 /*-----------------------------------------------------------------------
 304  * SCCR - System Clock and reset Control Register               15-27
 305  *-----------------------------------------------------------------------
 306  * Set clock output, timebase and RTC source and divider,
 307  * power management and some other internal clocks
 308  */
 309 #define SCCR_MASK       SCCR_EBDF00
 310 #define CONFIG_SYS_SCCR (SCCR_TBS | SCCR_EBDF01 |  \
 311                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 312                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 313                          SCCR_DFALCD00)
 314
 315 /*-----------------------------------------------------------------------
 316  * PCMCIA stuff
 317  *-----------------------------------------------------------------------
 318  *
 319  */
 320
 321 /* KUP4K use both slots, SLOT_A as "primary". */
 322 #define CONFIG_PCMCIA_SLOT_A 1
 323
 324 #define CONFIG_SYS_PCMCIA_MEM_ADDR      (0xE0000000)
 325 #define CONFIG_SYS_PCMCIA_MEM_SIZE      ( 64 << 20 )
 326 #define CONFIG_SYS_PCMCIA_DMA_ADDR      (0xE4000000)
 327 #define CONFIG_SYS_PCMCIA_DMA_SIZE      ( 64 << 20 )
 328 #define CONFIG_SYS_PCMCIA_ATTRB_ADDR    (0xE8000000)
 329 #define CONFIG_SYS_PCMCIA_ATTRB_SIZE    ( 64 << 20 )
 330 #define CONFIG_SYS_PCMCIA_IO_ADDR       (0xEC000000)
 331 #define CONFIG_SYS_PCMCIA_IO_SIZE       ( 64 << 20 )
 332
 333 #define PCMCIA_SOCKETS_NO 2
 334 #define PCMCIA_MEM_WIN_NO 8
 335 /*-----------------------------------------------------------------------
 336  * IDE/ATA stuff (Supports IDE harddisk on PCMCIA Adapter)
 337  *-----------------------------------------------------------------------
 338  */
 339
 340 #define CONFIG_IDE_PREINIT      1       /* Use preinit IDE hook */
 341 #define CONFIG_IDE_8xx_PCCARD   1       /* Use IDE with PC Card Adapter */
 342
 343 #undef  CONFIG_IDE_8xx_DIRECT           /* Direct IDE    not supported  */
 344 #define CONFIG_IDE_LED          1       /* LED   for ide supported      */
 345 #undef  CONFIG_IDE_RESET                /* reset for ide not supported  */
 346
 347 #define CONFIG_SYS_IDE_MAXBUS           2
 348 #define CONFIG_SYS_IDE_MAXDEVICE        4
 349
 350 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 351
 352 #define CONFIG_SYS_ATA_IDE1_OFFSET      (4 * CONFIG_SYS_PCMCIA_MEM_SIZE)
 353
 354 #define CONFIG_SYS_ATA_BASE_ADDR        CONFIG_SYS_PCMCIA_MEM_ADDR
 355
 356 /* Offset for data I/O                  */
 357 #define CONFIG_SYS_ATA_DATA_OFFSET      (CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 358
 359 /* Offset for normal register accesses  */
 360 #define CONFIG_SYS_ATA_REG_OFFSET       (2 * CONFIG_SYS_PCMCIA_MEM_SIZE + 0x320)
 361
 362 /* Offset for alternate registers       */
 363 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0100
 364
 365 /*-----------------------------------------------------------------------
 366  *
 367  *-----------------------------------------------------------------------
 368  *
 369  */
 370 #define CONFIG_SYS_DER 0
 371
 372 /*
 373  * Init Memory Controller:
 374  *
 375  * BR0/1 and OR0/1 (FLASH)
 376  */
 377 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 378
 379 /* used to re-map FLASH both when starting from SRAM or FLASH:
 380  * restrict access enough to keep SRAM working (if any)
 381  * but not too much to meddle with FLASH accesses
 382  */
 383 #define CONFIG_SYS_REMAP_OR_AM          0x80000000      /* OR addr mask */
 384 #define CONFIG_SYS_PRELIM_OR_AM 0xE0000000      /* OR addr mask */
 385
 386 /*
 387  * FLASH timing:
 388  */
 389 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_ACS_DIV2  | OR_CSNT_SAM | \
 390                                  OR_SCY_5_CLK | OR_EHTR | OR_BI)
 391
 392 #define CONFIG_SYS_OR0_REMAP \
 393         (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
 394 #define CONFIG_SYS_OR0_PRELIM \
 395         (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
 396 #define CONFIG_SYS_BR0_PRELIM \
 397         ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 398
 399
 400 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 401 #define CONFIG_SYS_OR_TIMING_SDRAM      0x00000A00
 402
 403 /*
 404  * Memory Periodic Timer Prescaler
 405  *
 406  * The Divider for PTA (refresh timer) configuration is based on an
 407  * example SDRAM configuration (64 MBit, one bank). The adjustment to
 408  * the number of chip selects (NCS) and the actually needed refresh
 409  * rate is done by setting MPTPR.
 410  *
 411  * PTA is calculated from
 412  *      PTA = (gclk * Trefresh) / ((2 ^ (2 * DFBRG)) * PTP * NCS)
 413  *
 414  *      gclk      CPU clock (not bus clock!)
 415  *      Trefresh  Refresh cycle * 4 (four word bursts used)
 416  *
 417  * 4096  Rows from SDRAM example configuration
 418  * 1000  factor s -> ms
 419  *   32  PTP (pre-divider from MPTPR) from SDRAM example configuration
 420  *    4  Number of refresh cycles per period
 421  *   64  Refresh cycle in ms per number of rows
 422  * --------------------------------------------
 423  * Divider = 4096 * 32 * 1000 / (4 * 64) = 512000
 424  *
 425  * 50 MHz => 50.000.000 / Divider =  98
 426  * 66 Mhz => 66.000.000 / Divider = 129
 427  * 80 Mhz => 80.000.000 / Divider = 156
 428  */
 429 #if   defined(CONFIG_80MHz)
 430 #define CONFIG_SYS_MAMR_PTA             156
 431 #elif defined(CONFIG_66MHz)
 432 #define CONFIG_SYS_MAMR_PTA             129
 433 #else           /*   50 MHz */
 434 #define CONFIG_SYS_MAMR_PTA              98
 435 #endif  /*CONFIG_??MHz */
 436
 437 /*
 438  * For 16 MBit, refresh rates could be 31.3 us
 439  * (= 64 ms / 2K = 125 / quad bursts).
 440  * For a simpler initialization, 15.6 us is used instead.
 441  *
 442  * #define CONFIG_SYS_MPTPR_2BK_2K      MPTPR_PTP_DIV32         for 2 banks
 443  * #define CONFIG_SYS_MPTPR_1BK_2K      MPTPR_PTP_DIV64         for 1 bank
 444  */
 445 #define CONFIG_SYS_MPTPR 0x400
 446
 447 /*
 448  * MAMR settings for SDRAM
 449  */
 450
 451 /* 8 column SDRAM */
 452 #define CONFIG_SYS_MAMR_8COL 0x68802114
 453 /* 9 column SDRAM */
 454 #define CONFIG_SYS_MAMR_9COL 0x68904114
 455
 456 /*
 457  * Chip Selects
 458  */
 459 #define CONFIG_SYS_OR0
 460 #define CONFIG_SYS_BR0
 461
 462 #define CONFIG_SYS_OR1_8COL 0xFF000A00
 463 #define CONFIG_SYS_BR1_8COL 0x00000081
 464 #define CONFIG_SYS_OR2_8COL 0xFE000A00
 465 #define CONFIG_SYS_BR2_8COL 0x01000081
 466 #define CONFIG_SYS_OR3_8COL 0xFC000A00
 467 #define CONFIG_SYS_BR3_8COL 0x02000081
 468
 469 #define CONFIG_SYS_OR1_9COL 0xFE000A00
 470 #define CONFIG_SYS_BR1_9COL 0x00000081
 471 #define CONFIG_SYS_OR2_9COL 0xFE000A00
 472 #define CONFIG_SYS_BR2_9COL 0x02000081
 473 #define CONFIG_SYS_OR3_9COL 0xFE000A00
 474 #define CONFIG_SYS_BR3_9COL 0x04000081
 475
 476 #define CONFIG_SYS_OR4 0xFFFF8926
 477 #define CONFIG_SYS_BR4 0x90000401
 478
 479 #define CONFIG_SYS_OR5 0xFFC007F0  /* EPSON: 4 MB  17 WS or externel TA */
 480 #define CONFIG_SYS_BR5 0x80080801  /* Start at 0x80080000 */
 481
 482 #define LATCH_ADDR 0x90000200
 483
 484 #define CONFIG_AUTOBOOT_KEYED           /* use key strings to stop autoboot */
 485 #define CONFIG_AUTOBOOT_STOP_STR        "."
 486 #define CONFIG_SILENT_CONSOLE           1
 487 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* enble null device            */
 488 #define CONFIG_VERSION_VARIABLE         1
 489
 490 /* pass open firmware flat tree */
 491 #define CONFIG_OF_LIBFDT        1
 492 #define CONFIG_OF_BOARD_SETUP   1
 493
 494 #endif  /* __CONFIG_H */