include/configs/IVML24.h

   1 /*
   2  * (C) Copyright 2001
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * board/config.h - configuration options, board specific
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 /*
  32  * High Level Configuration Options
  33  * (easy to change)
  34  */
  35
  36 #define CONFIG_MPC860           1       /* This is a MPC860 CPU         */
  37 #define CONFIG_IVML24           1       /* ...on a IVML24 board         */
  38
  39 #if defined (CONFIG_IVML24_16M)
  40 # define CONFIG_IDENT_STRING     " IVML24"
  41 #elif defined (CONFIG_IVML24_32M)
  42 # define CONFIG_IDENT_STRING     " IVML24_128"
  43 #elif defined (CONFIG_IVML24_64M)
  44 # define CONFIG_IDENT_STRING     " IVML24_256"
  45 #endif
  46
  47 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
  48 #undef  CONFIG_8xx_CONS_SMC2
  49 #undef  CONFIG_8xx_CONS_NONE
  50 #define CONFIG_BAUDRATE         115200
  51
  52 #define CONFIG_CLOCKS_IN_MHZ    1       /* clocks passsed to Linux in MHz */
  53 #define CONFIG_8xx_GCLK_FREQ    50331648
  54
  55 #define CONFIG_SHOW_BOOT_PROGRESS 1     /* Show boot progress on LEDs   */
  56
  57 #if 0
  58 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
  59 #else
  60 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
  61 #endif
  62 #define CONFIG_BOOTCOMMAND      "bootp" /* autoboot command             */
  63
  64 #define CONFIG_BOOTARGS         "root=/dev/nfs rw "                     \
  65                                 "nfsroot=10.0.0.2:/opt/eldk/ppc_8xx "   \
  66                                 "nfsaddrs=10.0.0.99:10.0.0.2"
  67
  68 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  69 #undef  CFG_LOADS_BAUD_CHANGE           /* don't allow baudrate change  */
  70
  71 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  72
  73 #define CONFIG_STATUS_LED       1       /* Status LED enabled           */
  74
  75 #define CONFIG_COMMANDS         (CONFIG_CMD_DFL | CFG_CMD_IDE)
  76 #define CONFIG_MAC_PARTITION
  77 #define CONFIG_DOS_PARTITION
  78
  79 #define CONFIG_BOOTP_MASK \
  80     ((CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE) & ~CONFIG_BOOTP_GATEWAY)
  81
  82 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
  83 #include <cmd_confdefs.h>
  84
  85 /*----------------------------------------------------------------------*/
  86
  87 /*
  88  * Miscellaneous configurable options
  89  */
  90 #define CFG_LONGHELP                    /* undef to save memory         */
  91 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
  92 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
  93 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
  94 #else
  95 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
  96 #endif
  97 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  98 #define CFG_MAXARGS     16              /* max number of command args   */
  99 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 100
 101 #define CFG_MEMTEST_START       0x00100000      /* memtest works on     */
 102 #define CFG_MEMTEST_END         0x00F00000      /* 1 ... 15MB in DRAM   */
 103
 104 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
 105
 106 #define CFG_PIO_MODE            0       /* IDE interface in PIO Mode 0  */
 107
 108 #define CFG_PB_12V_ENABLE       0x00002000              /* PB 18        */
 109 #define CFG_PB_ILOCK_SWITCH     0x00004000              /* PB 17        */
 110 #define CFG_PB_SDRAM_CLKE       0x00008000              /* PB 16        */
 111 #define CFG_PB_ETH_POWERDOWN    0x00010000              /* PB 15        */
 112 #define CFG_PB_IDE_MOTOR        0x00020000              /* PB 14        */
 113
 114 #define CFG_PC_ETH_RESET        ((ushort)0x0010)        /* PC 11        */
 115 #define CFG_PC_IDE_RESET        ((ushort)0x0020)        /* PC 10        */
 116
 117 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 118
 119 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 120
 121 /*
 122  * Low Level Configuration Settings
 123  * (address mappings, register initial values, etc.)
 124  * You should know what you are doing if you make changes here.
 125  */
 126 /*-----------------------------------------------------------------------
 127  * Internal Memory Mapped Register
 128  */
 129 #define CFG_IMMR                0xFFF00000 /* was: 0xFF000000 */
 130
 131 /*-----------------------------------------------------------------------
 132  * Definitions for initial stack pointer and data area (in DPRAM)
 133  */
 134 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 135
 136 #if defined (CONFIG_IVML24_16M)
 137 # define        CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 138 #elif defined (CONFIG_IVML24_32M)
 139 # define        CFG_INIT_RAM_END        0x3000  /* End of used area in DPRAM    */
 140 #elif defined (CONFIG_IVML24_64M)
 141 # define        CFG_INIT_RAM_END        0x3000  /* End of used area in DPRAM    */
 142 #endif
 143
 144 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 145 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 146 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 147
 148 /*-----------------------------------------------------------------------
 149  * Start addresses for the final memory configuration
 150  * (Set up by the startup code)
 151  * Please note that CFG_SDRAM_BASE _must_ start at 0
 152  */
 153 #define CFG_SDRAM_BASE          0x00000000
 154 #define CFG_FLASH_BASE          0xFF000000
 155 #ifdef  DEBUG
 156 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 157 #else
 158 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
 159 #endif
 160 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 161 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 162
 163 /*
 164  * For booting Linux, the board info and command line data
 165  * have to be in the first 8 MB of memory, since this is
 166  * the maximum mapped by the Linux kernel during initialization.
 167  */
 168 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 169 /*-----------------------------------------------------------------------
 170  * FLASH organization
 171  */
 172 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 173 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 174
 175 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 176 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 177
 178 #define CFG_ENV_IS_IN_FLASH     1
 179 #define CFG_ENV_OFFSET          0x7A000 /*   Offset   of Environment Sector     */
 180 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment Sector     */
 181 /*-----------------------------------------------------------------------
 182  * Cache Configuration
 183  */
 184 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 185 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 186 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 187 #endif
 188
 189 /*-----------------------------------------------------------------------
 190  * SYPCR - System Protection Control                            11-9
 191  * SYPCR can only be written once after reset!
 192  *-----------------------------------------------------------------------
 193  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 194  */
 195 #if defined(CONFIG_WATCHDOG)
 196
 197 # if defined (CONFIG_IVML24_16M)
 198 #  define CFG_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 199                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 200 # elif defined (CONFIG_IVML24_32M)
 201 #  define CFG_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 202                          SYPCR_SWE  | SYPCR_SWP)
 203 # elif defined (CONFIG_IVML24_64M)
 204 #  define CFG_SYPCR     (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 205                          SYPCR_SWE  | SYPCR_SWP)
 206 # endif
 207
 208 #else
 209 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
 210 #endif
 211
 212 /*-----------------------------------------------------------------------
 213  * SIUMCR - SIU Module Configuration                            11-6
 214  *-----------------------------------------------------------------------
 215  * PCMCIA config., multi-function pin tri-state
 216  */
 217 /* EARB, DBGC and DBPC are initialised by the HCW */
 218 /* => 0x000000C0 */
 219 #define CFG_SIUMCR      (SIUMCR_BSC | SIUMCR_GB5E)
 220
 221 /*-----------------------------------------------------------------------
 222  * TBSCR - Time Base Status and Control                         11-26
 223  *-----------------------------------------------------------------------
 224  * Clear Reference Interrupt Status, Timebase freezing enabled
 225  */
 226 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 227
 228 /*-----------------------------------------------------------------------
 229  * PISCR - Periodic Interrupt Status and Control                11-31
 230  *-----------------------------------------------------------------------
 231  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 232  */
 233 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 234
 235 /*-----------------------------------------------------------------------
 236  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 237  *-----------------------------------------------------------------------
 238  * Reset PLL lock status sticky bit, timer expired status bit and timer
 239  * interrupt status bit, set PLL multiplication factor !
 240  */
 241 /* 0x00B0C0C0 */
 242 #define CFG_PLPRCR                                                      \
 243                 (       (11 << PLPRCR_MF_SHIFT) |                       \
 244                         PLPRCR_SPLSS | PLPRCR_TEXPS | /*PLPRCR_TMIST|*/ \
 245                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
 246                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
 247                 )
 248
 249 /*-----------------------------------------------------------------------
 250  * SCCR - System Clock and reset Control Register               15-27
 251  *-----------------------------------------------------------------------
 252  * Set clock output, timebase and RTC source and divider,
 253  * power management and some other internal clocks
 254  */
 255 #define SCCR_MASK       SCCR_EBDF11
 256 /* 0x01800014 */
 257 #define CFG_SCCR        (SCCR_COM01     | /*SCCR_TBS|*/         \
 258                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
 259                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
 260                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
 261                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
 262                          SCCR_DFNH000   |   SCCR_DFLCD101 |     \
 263                          SCCR_DFALCD00)
 264
 265 /*-----------------------------------------------------------------------
 266  * RTCSC - Real-Time Clock Status and Control Register          11-27
 267  *-----------------------------------------------------------------------
 268  */
 269 /* 0x00C3 */
 270 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 271
 272
 273 /*-----------------------------------------------------------------------
 274  * RCCR - RISC Controller Configuration Register                19-4
 275  *-----------------------------------------------------------------------
 276  */
 277 /* TIMEP=2 */
 278 #define CFG_RCCR 0x0200
 279
 280 /*-----------------------------------------------------------------------
 281  * RMDS - RISC Microcode Development Support Control Register
 282  *-----------------------------------------------------------------------
 283  */
 284 #define CFG_RMDS 0
 285
 286 /*-----------------------------------------------------------------------
 287  *
 288  * Interrupt Levels
 289  *-----------------------------------------------------------------------
 290  */
 291 #define CFG_CPM_INTERRUPT       13      /* SIU_LEVEL6   */
 292
 293 /*-----------------------------------------------------------------------
 294  * PCMCIA stuff
 295  *-----------------------------------------------------------------------
 296  *
 297  */
 298 #define CFG_PCMCIA_MEM_ADDR     (0xE0000000)
 299 #define CFG_PCMCIA_MEM_SIZE     ( 64 << 20 )
 300 #define CFG_PCMCIA_DMA_ADDR     (0xE4000000)
 301 #define CFG_PCMCIA_DMA_SIZE     ( 64 << 20 )
 302 #define CFG_PCMCIA_ATTRB_ADDR   (0xE8000000)
 303 #define CFG_PCMCIA_ATTRB_SIZE   ( 64 << 20 )
 304 #define CFG_PCMCIA_IO_ADDR      (0xEC000000)
 305 #define CFG_PCMCIA_IO_SIZE      ( 64 << 20 )
 306
 307 /*-----------------------------------------------------------------------
 308  * IDE/ATA stuff
 309  *-----------------------------------------------------------------------
 310  */
 311 #define CONFIG_IDE_8xx_DIRECT   1       /* PCMCIA interface required    */
 312 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 313
 314 #define CFG_IDE_MAXBUS          1       /* The IVML24 has only 1 IDE bus*/
 315 #define CFG_IDE_MAXDEVICE       1       /*    ... and only 1 IDE device */
 316
 317 #define CFG_ATA_BASE_ADDR       0xFE100000
 318 #define CFG_ATA_IDE0_OFFSET     0x0000
 319 #undef  CFG_ATA_IDE1_OFFSET             /* only one IDE bus available   */
 320
 321 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O                  */
 322 #define CFG_ATA_REG_OFFSET      0x0080  /* Offset for normal register accesses  */
 323 #define CFG_ATA_ALT_OFFSET      0x0100  /* Offset for alternate registers       */
 324
 325 /*-----------------------------------------------------------------------
 326  *
 327  *-----------------------------------------------------------------------
 328  *
 329  */
 330 #define CFG_DER 0
 331
 332 /*
 333  * Init Memory Controller:
 334  *
 335  * BR0 and OR0 (FLASH)
 336  */
 337
 338 #define FLASH_BASE0_PRELIM      0xFF000000      /* FLASH bank #0        */
 339
 340 /* used to re-map FLASH both when starting from SRAM or FLASH:
 341  * restrict access enough to keep SRAM working (if any)
 342  * but not too much to meddle with FLASH accesses
 343  */
 344 /* EPROMs are 512kb */
 345 #define CFG_REMAP_OR_AM         0xFFF80000      /* OR addr mask */
 346 #define CFG_PRELIM_OR_AM        0xFFF80000      /* OR addr mask */
 347
 348 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 349 #define CFG_OR_TIMING_FLASH     (OR_SCY_5_CLK | OR_EHTR)
 350
 351 #define CFG_OR0_REMAP   ( CFG_REMAP_OR_AM | OR_ACS_DIV4 | OR_BI | \
 352                                 CFG_OR_TIMING_FLASH)
 353 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | OR_ACS_DIV4 | OR_BI | \
 354                                 CFG_OR_TIMING_FLASH)
 355 /* 16 bit, bank valid */
 356 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_PS_16 | BR_V )
 357
 358 /*
 359  * BR1/OR1 - ELIC SACCO bank  @ 0xFE000000
 360  *
 361  * AM=0xFFFF8 ATM=0 CSNT/SAM=1 ACS/G5LA/G5LS=3 BIH=1 SCY=2 SETA=0 TRLX=1 EHTR=1
 362  */
 363 #define ELIC_SACCO_BASE         0xFE000000
 364 #define ELIC_SACCO_OR_AM        0xFFFF8000
 365 #define ELIC_SACCO_TIMING       (OR_SCY_2_CLK | OR_TRLX | OR_EHTR)
 366
 367 #define CFG_OR1 (ELIC_SACCO_OR_AM | OR_CSNT_SAM | OR_ACS_DIV2 | OR_BI | \
 368                         ELIC_SACCO_TIMING)
 369 #define CFG_BR1 ((ELIC_SACCO_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 370
 371 /*
 372  * BR2/OR2 - ELIC EPIC bank   @ 0xFE008000
 373  *
 374  * AM=0xFFFF8 ATM=0 CSNT/SAM=1 ACS/G5LA/G5LS=3 BIH=1 SCY=2 SETA=0 TRLX=1 EHTR=1
 375  */
 376 #define ELIC_EPIC_BASE          0xFE008000
 377 #define ELIC_EPIC_OR_AM         0xFFFF8000
 378 #define ELIC_EPIC_TIMING        (OR_SCY_2_CLK | OR_TRLX | OR_EHTR)
 379
 380 #define CFG_OR2 (ELIC_EPIC_OR_AM | OR_CSNT_SAM | OR_ACS_DIV2 | OR_BI | \
 381                         ELIC_EPIC_TIMING)
 382 #define CFG_BR2 ((ELIC_EPIC_BASE & BR_BA_MSK) | BR_PS_8 | BR_V )
 383
 384 /*
 385  * BR3/OR3: SDRAM
 386  *
 387  * Multiplexed addresses, GPL5 output to GPL5_A (don't care)
 388  */
 389 #define SDRAM_BASE3_PRELIM      0x00000000      /* SDRAM bank */
 390 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
 391 #define SDRAM_TIMING            OR_SCY_0_CLK    /* SDRAM-Timing */
 392
 393 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
 394
 395 #define CFG_OR3_PRELIM  (SDRAM_PRELIM_OR_AM | OR_CSNT_SAM | OR_G5LS | SDRAM_TIMING )
 396 #define CFG_BR3_PRELIM  ((SDRAM_BASE3_PRELIM & BR_BA_MSK) | BR_MS_UPMB | BR_V )
 397
 398 /*
 399  * BR4/OR4 - HDLC Address
 400  *
 401  *  AM=0xFFFF8 ATM=0 CSNT/SAM=0 ACS/G5LA/G5LS=0 BIH=1 SCY=1 SETA=0 TRLX=0 EHTR=0
 402  */
 403 #define HDLC_ADDR_BASE          0xFE108000      /* HDLC Address area */
 404 #define HDLC_ADDR_OR_AM         0xFFFF8000
 405 #define HDLC_ADDR_TIMING        OR_SCY_1_CLK
 406
 407 #define CFG_OR4 (HDLC_ADDR_OR_AM | OR_BI | HDLC_ADDR_TIMING)
 408 #define CFG_BR4 ((HDLC_ADDR_BASE & BR_BA_MSK) | BR_PS_8 | BR_WP | BR_V )
 409
 410 /*
 411  * BR5/OR5: SHARC ADSP-2165L
 412  *
 413  * AM=0xFFC00 ATM=0 CSNT/SAM=0 ACS/G5LA/G5LS=3 BIH=1 SCY=0 SETA=0 TRLX=0 EHTR=0
 414  */
 415 #define SHARC_BASE              0xFE400000
 416 #define SHARC_OR_AM             0xFFC00000
 417 #define SHARC_TIMING            OR_SCY_0_CLK
 418
 419 #define CFG_OR5 (SHARC_OR_AM | OR_ACS_DIV2 | OR_BI | SHARC_TIMING )
 420 #define CFG_BR5 ((SHARC_BASE & BR_BA_MSK) | BR_PS_32 | BR_MS_UPMA | BR_V )
 421
 422 /*
 423  * Memory Periodic Timer Prescaler
 424  */
 425
 426 /* periodic timer for refresh */
 427 #define CFG_MBMR_PTB    204
 428
 429 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 430 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 431 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 432
 433 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 434 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 435
 436 #if defined (CONFIG_IVML24_16M)
 437 # define CFG_MPTPR_1BK_8K       MPTPR_PTP_DIV16         /* setting for 1 bank   */
 438 #elif defined (CONFIG_IVML24_32M)
 439 # define CFG_MPTPR_1BK_8K       MPTPR_PTP_DIV16         /* setting for 1 bank   */
 440 #elif defined (CONFIG_IVML24_64M)
 441 # define CFG_MPTPR_1BK_8K       MPTPR_PTP_DIV8          /* setting for 1 bank   */
 442 #endif
 443
 444
 445 /*
 446  * MBMR settings for SDRAM
 447  */
 448
 449 #if defined (CONFIG_IVML24_16M)
 450  /* 8 column SDRAM */
 451 # define CFG_MBMR_8COL  ((CFG_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 452                          MBMR_AMB_TYPE_0 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A11 |   \
 453                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 454 #elif defined (CONFIG_IVML24_32M)
 455 /* 128 MBit SDRAM */
 456 # define CFG_MBMR_8COL  ((CFG_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 457                          MBMR_AMB_TYPE_1 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A10 |   \
 458                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 459 #elif defined (CONFIG_IVML24_64M)
 460 /* 128 MBit SDRAM */
 461 # define CFG_MBMR_8COL  ((CFG_MBMR_PTB << MBMR_PTB_SHIFT)  | \
 462                          MBMR_AMB_TYPE_1 | MBMR_DSB_1_CYCL | MBMR_G0CLB_A10 |   \
 463                          MBMR_RLFB_1X    | MBMR_WLFB_1X    | MBMR_TLFB_4X)
 464 #endif
 465
 466 /*
 467  * Internal Definitions
 468  *
 469  * Boot Flags
 470  */
 471 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 472 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 473
 474 #endif  /* __CONFIG_H */