65056a21eee92a96e5c75e7cb6c39249c2f857e6
[platform/kernel/u-boot.git] / include / configs / ISPAN.h
1 /*
2  * Copyright (C) 2004 Arabella Software Ltd.
3  * Yuli Barcohen <yuli@arabellasw.com>
4  *
5  * Support for Interphase iSPAN Communications Controllers
6  * (453x and others). Tested on 4532.
7  *
8  * Derived from iSPAN 4539 port (iphase4539) by
9  * Wolfgang Grandegger <wg@denx.de>
10  *
11  * See file CREDITS for list of people who contributed to this
12  * project.
13  *
14  * This program is free software; you can redistribute it and/or
15  * modify it under the terms of the GNU General Public License as
16  * published by the Free Software Foundation; either version 2 of
17  * the License, or (at your option) any later version.
18  *
19  * This program is distributed in the hope that it will be useful,
20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
22  * GNU General Public License for more details.
23  *
24  * You should have received a copy of the GNU General Public License
25  * along with this program; if not, write to the Free Software
26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
27  * MA 02111-1307 USA
28  */
29 #ifndef __CONFIG_H
30 #define __CONFIG_H
31
32 #define CONFIG_MPC8260                  /* This is an MPC8260 CPU               */
33 #define CONFIG_ISPAN                    /* ...on one of Interphase iSPAN boards */
34 #define CONFIG_CPM2             1       /* Has a CPM2 */
35
36 /*-----------------------------------------------------------------------
37  * Select serial console configuration
38  *
39  * If either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
40  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
41  * for SCC).
42  *
43  * If CONFIG_CONS_NONE is defined, then the serial console routines must be
44  * defined elsewhere (for example, on the cogent platform, there are serial
45  * ports on the motherboard which are used for the serial console - see
46  * cogent/cma101/serial.[ch]).
47  */
48 #define CONFIG_CONS_ON_SMC              /* Define if console on SMC             */
49 #undef  CONFIG_CONS_ON_SCC              /* Define if console on SCC             */
50 #undef  CONFIG_CONS_NONE                /* Define if console on something else  */
51 #define CONFIG_CONS_INDEX       1       /* Which serial channel for console     */
52
53 /*-----------------------------------------------------------------------
54  * Select Ethernet configuration
55  *
56  * If either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
57  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
58  * for FCC).
59  *
60  * If CONFIG_ETHER_NONE is defined, then either the Ethernet routines must
61  * be defined elsewhere (as for the console), or CFG_CMD_NET must be removed
62  * from CONFIG_COMMANDS to remove support for networking.
63  */
64 #undef  CONFIG_ETHER_ON_SCC             /* Define if Ethernet on SCC            */
65 #define CONFIG_ETHER_ON_FCC             /* Define if Ethernet on FCC            */
66 #undef  CONFIG_ETHER_NONE               /* Define if Ethernet on something else */
67 #define CONFIG_ETHER_INDEX      3       /* Which channel for Ethernrt           */
68
69 #ifdef CONFIG_ETHER_ON_FCC
70
71 #if CONFIG_ETHER_INDEX == 3
72
73 #define CFG_PHY_ADDR            0
74 #define CFG_CMXFCR_VALUE        (CMXFCR_RF3CS_CLK14 | CMXFCR_TF3CS_CLK16)
75 #define CFG_CMXFCR_MASK         (CMXFCR_FC3 | CMXFCR_RF3CS_MSK | CMXFCR_TF3CS_MSK)
76
77 #endif /* CONFIG_ETHER_INDEX == 3 */
78
79 #define CFG_CPMFCR_RAMTYPE      0
80 #define CFG_FCC_PSMR            (FCC_PSMR_FDE | FCC_PSMR_LPB)
81
82 #define CONFIG_MII                              /* MII PHY management           */
83 #define CONFIG_BITBANGMII                       /* Bit-bang MII PHY management  */
84 /*
85  * GPIO pins used for bit-banged MII communications
86  */
87 #define MDIO_PORT               3               /* Port D */
88
89 #define CFG_MDIO_PIN            0x00040000      /* PD13 */
90 #define CFG_MDC_PIN             0x00080000      /* PD12 */
91
92 #define MDIO_ACTIVE             (iop->pdir |=  CFG_MDIO_PIN)
93 #define MDIO_TRISTATE           (iop->pdir &= ~CFG_MDIO_PIN)
94 #define MDIO_READ               ((iop->pdat &  CFG_MDIO_PIN) != 0)
95
96 #define MDIO(bit)               if(bit) iop->pdat |=  CFG_MDIO_PIN; \
97                                 else    iop->pdat &= ~CFG_MDIO_PIN
98
99 #define MDC(bit)                if(bit) iop->pdat |=  CFG_MDC_PIN; \
100                                 else    iop->pdat &= ~CFG_MDC_PIN
101
102 #define MIIDELAY                udelay(1)
103
104 #endif /* CONFIG_ETHER_ON_FCC */
105
106 #define CONFIG_8260_CLKIN       65536000        /* in Hz */
107 #define CONFIG_BAUDRATE         38400
108
109 #define CONFIG_COMMANDS         ( CONFIG_CMD_DFL  \
110                                 | CFG_CMD_ASKENV  \
111                                 | CFG_CMD_DHCP    \
112                                 | CFG_CMD_ECHO    \
113                                 | CFG_CMD_IMMAP   \
114                                 | CFG_CMD_MII     \
115                                 | CFG_CMD_PING    \
116                                 | CFG_CMD_REGINFO \
117                                 )
118
119 /* This must be included AFTER the definition of CONFIG_COMMANDS */
120 #include <cmd_confdefs.h>
121
122 #define CONFIG_BOOTDELAY        5               /* autoboot after 5 seconds     */
123 #define CONFIG_BOOTCOMMAND      "bootm fe010000"        /* autoboot command     */
124 #define CONFIG_BOOTARGS         "root=/dev/ram rw"
125
126 #define CONFIG_BZIP2            /* Include support for bzip2 compressed images  */
127 #undef  CONFIG_WATCHDOG         /* Disable platform specific watchdog           */
128
129 /*-----------------------------------------------------------------------
130  * Miscellaneous configurable options
131  */
132 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
133 #define CFG_HUSH_PARSER
134 #define CFG_PROMPT_HUSH_PS2     "> "
135 #define CFG_LONGHELP                            /* #undef to save memory        */
136 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
137 #define CFG_PBSIZE (CFG_CBSIZE + sizeof(CFG_PROMPT) + 16)  /* Print Buffer Size */
138 #define CFG_MAXARGS             16              /* Max number of command args   */
139 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
140
141 #define CFG_MEMTEST_START       0x00100000      /* memtest works on             */
142 #define CFG_MEMTEST_END         0x03B00000      /* 1 ... 59 MB in SDRAM         */
143
144 #define CFG_LOAD_ADDR           0x100000        /* Default load address         */
145
146 #define CFG_HZ                  1000            /* Decrementer freq: 1 ms ticks */
147
148 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
149
150 #define CFG_RESET_ADDRESS       0x09900000
151
152 #define CONFIG_MISC_INIT_R                      /* We need misc_init_r()        */
153
154 /*-----------------------------------------------------------------------
155  * For booting Linux, the board info and command line data
156  * have to be in the first 8 MB of memory, since this is
157  * the maximum mapped by the Linux kernel during initialization.
158  */
159 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
160
161 #define CFG_MONITOR_BASE        TEXT_BASE
162 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
163 #ifdef CONFIG_BZIP2
164 #define CFG_MALLOC_LEN          (4096 << 10)    /* Reserve 4 MB for malloc()    */
165 #else
166 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 KB for malloc()  */
167 #endif /* CONFIG_BZIP2 */
168
169 /*-----------------------------------------------------------------------
170  * FLASH organization
171  */
172 #define CFG_FLASH_BASE          0xFE000000
173 #define CFG_FLASH_CFI                           /* The flash is CFI compatible  */
174 #define CFG_FLASH_CFI_DRIVER                    /* Use common CFI driver        */
175 #define CFG_MAX_FLASH_BANKS     1               /* Max num of memory banks      */
176 #define CFG_MAX_FLASH_SECT      142             /* Max num of sects on one chip */
177
178 /* Environment is in flash, there is little space left in Serial EEPROM */
179 #define CFG_ENV_IS_IN_FLASH
180 #define CFG_ENV_SECT_SIZE       0x10000         /* We use one complete sector   */
181 #define CFG_ENV_SIZE            (CFG_ENV_SECT_SIZE)
182 #define CFG_ENV_ADDR            (CFG_MONITOR_BASE + CFG_MONITOR_LEN)
183 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR + CFG_ENV_SECT_SIZE)
184 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
185
186 /*-----------------------------------------------------------------------
187  * Hard Reset Configuration Words
188  *
189  * If you change bits in the HRCW, you must also change the CFG_*
190  * defines for the various registers affected by the HRCW e.g. changing
191  * HRCW_DPPCxx requires you to also change CFG_SIUMCR.
192  */
193 /* 0x1686B245 */
194 #define CFG_HRCW_MASTER (HRCW_EBM      | HRCW_BPS01       | HRCW_CIP    |\
195                          HRCW_L2CPC10  | HRCW_ISB110                    |\
196                          HRCW_BMS      | HRCW_MMR11       | HRCW_APPC10 |\
197                          HRCW_CS10PC01 | HRCW_MODCK_H0101                \
198                         )
199 /* No slaves */
200 #define CFG_HRCW_SLAVE1 0
201 #define CFG_HRCW_SLAVE2 0
202 #define CFG_HRCW_SLAVE3 0
203 #define CFG_HRCW_SLAVE4 0
204 #define CFG_HRCW_SLAVE5 0
205 #define CFG_HRCW_SLAVE6 0
206 #define CFG_HRCW_SLAVE7 0
207
208 /*-----------------------------------------------------------------------
209  * Internal Memory Mapped Register
210  */
211 #define CFG_IMMR                0xF0F00000
212 #ifdef CFG_REV_B
213 #define CFG_DEFAULT_IMMR        0xFF000000
214 #endif /* CFG_REV_B */
215 /*-----------------------------------------------------------------------
216  * Definitions for initial stack pointer and data area (in DPRAM)
217  */
218 #define CFG_INIT_RAM_ADDR       CFG_IMMR
219 #define CFG_INIT_RAM_END        0x4000          /* End of used area in DPRAM    */
220 #define CFG_GBL_DATA_SIZE       128  /* Size in bytes reserved for initial data */
221 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
222 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
223
224 /*-----------------------------------------------------------------------
225  * Internal Definitions
226  *
227  * Boot Flags
228  */
229 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from flash     */
230 #define BOOTFLAG_WARM           0x02    /* Software reboot                      */
231
232 /*-----------------------------------------------------------------------
233  * Cache Configuration
234  */
235 #define CFG_CACHELINE_SIZE      32      /* For MPC8260 CPU                      */
236
237 /*-----------------------------------------------------------------------
238  * HIDx - Hardware Implementation-dependent Registers           2-11
239  *-----------------------------------------------------------------------
240  * HID0 also contains cache control.
241  *
242  * HID1 has only read-only information - nothing to set.
243  */
244 #define CFG_HID0_INIT           (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
245                                 HID0_IFEM|HID0_ABE)
246 #define CFG_HID0_FINAL          (HID0_ICE|HID0_IFEM|HID0_ABE)
247 #define CFG_HID2                0
248
249 /*-----------------------------------------------------------------------
250  * RMR - Reset Mode Register                                     5-5
251  *-----------------------------------------------------------------------
252  * turn on Checkstop Reset Enable
253  */
254 #define CFG_RMR                 RMR_CSRE
255
256 /*-----------------------------------------------------------------------
257  * BCR - Bus Configuration                                       4-25
258  *-----------------------------------------------------------------------
259  */
260 #define CFG_BCR                 0xA01C0000
261
262 /*-----------------------------------------------------------------------
263  * SIUMCR - SIU Module Configuration                             4-31
264  *-----------------------------------------------------------------------
265  */
266 #define CFG_SIUMCR              0x42250000/* 0x4205C000 */
267
268 /*-----------------------------------------------------------------------
269  * SYPCR - System Protection Control                             4-35
270  * SYPCR can only be written once after reset!
271  *-----------------------------------------------------------------------
272  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
273  */
274 #if defined (CONFIG_WATCHDOG)
275 #define CFG_SYPCR               (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
276                                 SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
277 #else
278 #define CFG_SYPCR               (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
279                                 SYPCR_SWRI|SYPCR_SWP)
280 #endif /* CONFIG_WATCHDOG */
281
282 /*-----------------------------------------------------------------------
283  * TMCNTSC - Time Counter Status and Control                     4-40
284  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
285  * and enable Time Counter
286  *-----------------------------------------------------------------------
287  */
288 #define CFG_TMCNTSC             (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
289
290 /*-----------------------------------------------------------------------
291  * PISCR - Periodic Interrupt Status and Control                 4-42
292  *-----------------------------------------------------------------------
293  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
294  * Periodic timer
295  */
296 #define CFG_PISCR               (PISCR_PS|PISCR_PTF|PISCR_PTE)
297
298 /*-----------------------------------------------------------------------
299  * SCCR - System Clock Control                                   9-8
300  *-----------------------------------------------------------------------
301  * Ensure DFBRG is Divide by 16
302  */
303 #define CFG_SCCR                SCCR_DFBRG01
304
305 /*-----------------------------------------------------------------------
306  * RCCR - RISC Controller Configuration                         13-7
307  *-----------------------------------------------------------------------
308  */
309 #define CFG_RCCR                0
310
311 /*-----------------------------------------------------------------------
312  * Init Memory Controller:
313  *
314  * Bank Bus     Machine PortSize                        Device
315  * ---- ---     ------- -----------------------------   ------
316  *  0   60x     GPCM     8 bit (Rev.B)/16 bit (Rev.D)   Flash
317  *  1   60x     SDRAM   64 bit                          SDRAM
318  *  2   Local   SDRAM   32 bit                          SDRAM
319  */
320 #define CFG_USE_FIRMWARE        /* If defined - do not initialise memory
321                                    controller, rely on initialisation
322                                    performed by the Interphase boot firmware.
323                                  */
324
325 #define CFG_OR0_PRELIM          0xFE000882
326 #ifdef CFG_REV_B
327 #define CFG_BR0_PRELIM          (CFG_FLASH_BASE | BRx_PS_8  | BRx_V)
328 #else  /* Rev. D */
329 #define CFG_BR0_PRELIM          (CFG_FLASH_BASE | BRx_PS_16 | BRx_V)
330 #endif /* CFG_REV_B */
331
332 #define CFG_MPTPR               0x7F00
333
334 /* Please note that 60x SDRAM MUST start at 0 */
335 #define CFG_SDRAM_BASE          0x00000000
336 #define CFG_60x_BR              0x00000041
337 #define CFG_60x_OR              0xF0002CD0
338 #define CFG_PSDMR               0x0049929A
339 #define CFG_PSRT                0x07
340
341 #define CFG_LSDRAM_BASE         0xF7000000
342 #define CFG_LOC_BR              0x00001861
343 #define CFG_LOC_OR              0xFF803280
344 #define CFG_LSDMR               0x8285A552
345 #define CFG_LSRT                0x07
346
347 #endif /* __CONFIG_H */