include/configs/ISPAN.h

   1 /*
   2  * Copyright (C) 2004 Arabella Software Ltd.
   3  * Yuli Barcohen <yuli@arabellasw.com>
   4  *
   5  * Support for Interphase iSPAN Communications Controllers
   6  * (453x and others). Tested on 4532.
   7  *
   8  * Derived from iSPAN 4539 port (iphase4539) by
   9  * Wolfgang Grandegger <wg@denx.de>
  10  *
  11  * SPDX-License-Identifier:     GPL-2.0+
  12  */
  13 #ifndef __CONFIG_H
  14 #define __CONFIG_H
  15
  16 #define CONFIG_MPC8260                  /* This is an MPC8260 CPU               */
  17 #define CONFIG_ISPAN                    /* ...on one of Interphase iSPAN boards */
  18 #define CONFIG_CPM2             1       /* Has a CPM2 */
  19
  20 #define CONFIG_SYS_TEXT_BASE    0xFE7A0000
  21
  22 /*-----------------------------------------------------------------------
  23  * Select serial console configuration
  24  *
  25  * If either CONFIG_CONS_ON_SMC or CONFIG_CONS_ON_SCC is selected, then
  26  * CONFIG_CONS_INDEX must be set to the channel number (1-2 for SMC, 1-4
  27  * for SCC).
  28  *
  29  * If CONFIG_CONS_NONE is defined, then the serial console routines must be
  30  * defined elsewhere (for example, on the cogent platform, there are serial
  31  * ports on the motherboard which are used for the serial console - see
  32  * cogent/cma101/serial.[ch]).
  33  */
  34 #define CONFIG_CONS_ON_SMC              /* Define if console on SMC             */
  35 #undef  CONFIG_CONS_ON_SCC              /* Define if console on SCC             */
  36 #undef  CONFIG_CONS_NONE                /* Define if console on something else  */
  37 #define CONFIG_CONS_INDEX       1       /* Which serial channel for console     */
  38
  39 /*-----------------------------------------------------------------------
  40  * Select Ethernet configuration
  41  *
  42  * If either CONFIG_ETHER_ON_SCC or CONFIG_ETHER_ON_FCC is selected, then
  43  * CONFIG_ETHER_INDEX must be set to the channel number (1-4 for SCC, 1-3
  44  * for FCC).
  45  *
  46  * If CONFIG_ETHER_NONE is defined, then either the Ethernet routines must
  47  * be defined elsewhere (as for the console), or CONFIG_CMD_NET must be unset.
  48  */
  49 #undef  CONFIG_ETHER_ON_SCC             /* Define if Ethernet on SCC            */
  50 #define CONFIG_ETHER_ON_FCC             /* Define if Ethernet on FCC            */
  51 #undef  CONFIG_ETHER_NONE               /* Define if Ethernet on something else */
  52 #define CONFIG_ETHER_INDEX      3       /* Which channel for Ethernrt           */
  53
  54 #ifdef CONFIG_ETHER_ON_FCC
  55
  56 #if CONFIG_ETHER_INDEX == 3
  57
  58 #define CONFIG_SYS_PHY_ADDR             0
  59 #define CONFIG_SYS_CMXFCR_VALUE3        (CMXFCR_RF3CS_CLK14 | CMXFCR_TF3CS_CLK16)
  60 #define CONFIG_SYS_CMXFCR_MASK3         (CMXFCR_FC3 | CMXFCR_RF3CS_MSK | CMXFCR_TF3CS_MSK)
  61
  62 #endif /* CONFIG_ETHER_INDEX == 3 */
  63
  64 #define CONFIG_SYS_CPMFCR_RAMTYPE       0
  65 #define CONFIG_SYS_FCC_PSMR             (FCC_PSMR_FDE | FCC_PSMR_LPB)
  66
  67 #define CONFIG_MII                              /* MII PHY management           */
  68 #define CONFIG_BITBANGMII                       /* Bit-bang MII PHY management  */
  69 /*
  70  * GPIO pins used for bit-banged MII communications
  71  */
  72 #define MDIO_PORT               3               /* Port D */
  73 #define MDIO_DECLARE            volatile ioport_t *iop = ioport_addr ( \
  74                                         (immap_t *) CONFIG_SYS_IMMR, MDIO_PORT )
  75 #define MDC_DECLARE             MDIO_DECLARE
  76
  77
  78 #define CONFIG_SYS_MDIO_PIN             0x00040000      /* PD13 */
  79 #define CONFIG_SYS_MDC_PIN              0x00080000      /* PD12 */
  80
  81 #define MDIO_ACTIVE             (iop->pdir |=  CONFIG_SYS_MDIO_PIN)
  82 #define MDIO_TRISTATE           (iop->pdir &= ~CONFIG_SYS_MDIO_PIN)
  83 #define MDIO_READ               ((iop->pdat &  CONFIG_SYS_MDIO_PIN) != 0)
  84
  85 #define MDIO(bit)               if(bit) iop->pdat |=  CONFIG_SYS_MDIO_PIN; \
  86                                 else    iop->pdat &= ~CONFIG_SYS_MDIO_PIN
  87
  88 #define MDC(bit)                if(bit) iop->pdat |=  CONFIG_SYS_MDC_PIN; \
  89                                 else    iop->pdat &= ~CONFIG_SYS_MDC_PIN
  90
  91 #define MIIDELAY                udelay(1)
  92
  93 #endif /* CONFIG_ETHER_ON_FCC */
  94
  95 #define CONFIG_8260_CLKIN       65536000        /* in Hz */
  96 #define CONFIG_BAUDRATE         38400
  97
  98
  99 /*
 100  * BOOTP options
 101  */
 102 #define CONFIG_BOOTP_BOOTFILESIZE
 103 #define CONFIG_BOOTP_BOOTPATH
 104 #define CONFIG_BOOTP_GATEWAY
 105 #define CONFIG_BOOTP_HOSTNAME
 106
 107
 108 /*
 109  * Command line configuration.
 110  */
 111 #include <config_cmd_default.h>
 112
 113 #define CONFIG_CMD_ASKENV
 114 #define CONFIG_CMD_DHCP
 115 #define CONFIG_CMD_IMMAP
 116 #define CONFIG_CMD_MII
 117 #define CONFIG_CMD_PING
 118 #define CONFIG_CMD_REGINFO
 119
 120
 121 #define CONFIG_BOOTDELAY        5               /* autoboot after 5 seconds     */
 122 #define CONFIG_BOOTCOMMAND      "bootm fe010000"        /* autoboot command     */
 123 #define CONFIG_BOOTARGS         "root=/dev/ram rw"
 124
 125 #define CONFIG_BZIP2            /* Include support for bzip2 compressed images  */
 126 #undef  CONFIG_WATCHDOG         /* Disable platform specific watchdog           */
 127
 128 /*-----------------------------------------------------------------------
 129  * Miscellaneous configurable options
 130  */
 131 #define CONFIG_SYS_HUSH_PARSER
 132 #define CONFIG_SYS_LONGHELP                             /* #undef to save memory        */
 133 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
 134 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE + sizeof(CONFIG_SYS_PROMPT) + 16)  /* Print Buffer Size */
 135 #define CONFIG_SYS_MAXARGS              16              /* Max number of command args   */
 136 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 137
 138 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on             */
 139 #define CONFIG_SYS_MEMTEST_END          0x03B00000      /* 1 ... 59 MB in SDRAM         */
 140
 141 #define CONFIG_SYS_LOAD_ADDR            0x100000        /* Default load address         */
 142
 143 #define CONFIG_SYS_HZ                   1000            /* Decrementer freq: 1 ms ticks */
 144
 145 #define CONFIG_SYS_RESET_ADDRESS        0x09900000
 146
 147 #define CONFIG_MISC_INIT_R                      /* We need misc_init_r()        */
 148
 149 /*-----------------------------------------------------------------------
 150  * For booting Linux, the board info and command line data
 151  * have to be in the first 8 MB of memory, since this is
 152  * the maximum mapped by the Linux kernel during initialization.
 153  */
 154 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 155
 156 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 157 #define CONFIG_SYS_MONITOR_LEN          (192 << 10)     /* Reserve 192 kB for Monitor   */
 158 #ifdef CONFIG_BZIP2
 159 #define CONFIG_SYS_MALLOC_LEN           (4096 << 10)    /* Reserve 4 MB for malloc()    */
 160 #else
 161 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 KB for malloc()  */
 162 #endif /* CONFIG_BZIP2 */
 163
 164 /*-----------------------------------------------------------------------
 165  * FLASH organization
 166  */
 167 #define CONFIG_SYS_FLASH_BASE           0xFE000000
 168 #define CONFIG_SYS_FLASH_CFI                            /* The flash is CFI compatible  */
 169 #define CONFIG_FLASH_CFI_DRIVER                 /* Use common CFI driver        */
 170 #define CONFIG_SYS_MAX_FLASH_BANKS      1               /* Max num of memory banks      */
 171 #define CONFIG_SYS_MAX_FLASH_SECT       142             /* Max num of sects on one chip */
 172
 173 /* Environment is in flash, there is little space left in Serial EEPROM */
 174 #define CONFIG_ENV_IS_IN_FLASH
 175 #define CONFIG_ENV_SECT_SIZE    0x10000         /* We use one complete sector   */
 176 #define CONFIG_ENV_SIZE         (CONFIG_ENV_SECT_SIZE)
 177 #define CONFIG_ENV_ADDR         (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
 178 #define CONFIG_ENV_ADDR_REDUND  (CONFIG_ENV_ADDR + CONFIG_ENV_SECT_SIZE)
 179 #define CONFIG_ENV_SIZE_REDUND  (CONFIG_ENV_SIZE)
 180
 181 /*-----------------------------------------------------------------------
 182  * Hard Reset Configuration Words
 183  *
 184  * If you change bits in the HRCW, you must also change the CONFIG_SYS_*
 185  * defines for the various registers affected by the HRCW e.g. changing
 186  * HRCW_DPPCxx requires you to also change CONFIG_SYS_SIUMCR.
 187  */
 188 /* 0x1686B245 */
 189 #define CONFIG_SYS_HRCW_MASTER (HRCW_EBM      | HRCW_BPS01       | HRCW_CIP    |\
 190                          HRCW_L2CPC10  | HRCW_ISB110                    |\
 191                          HRCW_BMS      | HRCW_MMR11       | HRCW_APPC10 |\
 192                          HRCW_CS10PC01 | HRCW_MODCK_H0101                \
 193                         )
 194 /* No slaves */
 195 #define CONFIG_SYS_HRCW_SLAVE1 0
 196 #define CONFIG_SYS_HRCW_SLAVE2 0
 197 #define CONFIG_SYS_HRCW_SLAVE3 0
 198 #define CONFIG_SYS_HRCW_SLAVE4 0
 199 #define CONFIG_SYS_HRCW_SLAVE5 0
 200 #define CONFIG_SYS_HRCW_SLAVE6 0
 201 #define CONFIG_SYS_HRCW_SLAVE7 0
 202
 203 /*-----------------------------------------------------------------------
 204  * Internal Memory Mapped Register
 205  */
 206 #define CONFIG_SYS_IMMR         0xF0F00000
 207 #ifdef CONFIG_SYS_REV_B
 208 #define CONFIG_SYS_DEFAULT_IMMR 0xFF000000
 209 #endif /* CONFIG_SYS_REV_B */
 210 /*-----------------------------------------------------------------------
 211  * Definitions for initial stack pointer and data area (in DPRAM)
 212  */
 213 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
 214 #define CONFIG_SYS_INIT_RAM_SIZE        0x4000          /* Size of used area in DPRAM   */
 215 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 216 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 217
 218 /*-----------------------------------------------------------------------
 219  * Cache Configuration
 220  */
 221 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8260 CPU                      */
 222
 223 /*-----------------------------------------------------------------------
 224  * HIDx - Hardware Implementation-dependent Registers           2-11
 225  *-----------------------------------------------------------------------
 226  * HID0 also contains cache control.
 227  *
 228  * HID1 has only read-only information - nothing to set.
 229  */
 230 #define CONFIG_SYS_HID0_INIT            (HID0_ICE|HID0_DCE|HID0_ICFI|HID0_DCI|\
 231                                 HID0_IFEM|HID0_ABE)
 232 #define CONFIG_SYS_HID0_FINAL           (HID0_ICE|HID0_IFEM|HID0_ABE)
 233 #define CONFIG_SYS_HID2         0
 234
 235 /*-----------------------------------------------------------------------
 236  * RMR - Reset Mode Register                                     5-5
 237  *-----------------------------------------------------------------------
 238  * turn on Checkstop Reset Enable
 239  */
 240 #define CONFIG_SYS_RMR                  RMR_CSRE
 241
 242 /*-----------------------------------------------------------------------
 243  * BCR - Bus Configuration                                       4-25
 244  *-----------------------------------------------------------------------
 245  */
 246 #define CONFIG_SYS_BCR                  0xA01C0000
 247
 248 /*-----------------------------------------------------------------------
 249  * SIUMCR - SIU Module Configuration                             4-31
 250  *-----------------------------------------------------------------------
 251  */
 252 #define CONFIG_SYS_SIUMCR               0x42250000/* 0x4205C000 */
 253
 254 /*-----------------------------------------------------------------------
 255  * SYPCR - System Protection Control                             4-35
 256  * SYPCR can only be written once after reset!
 257  *-----------------------------------------------------------------------
 258  * Watchdog & Bus Monitor Timer max, 60x Bus Monitor enable
 259  */
 260 #if defined (CONFIG_WATCHDOG)
 261 #define CONFIG_SYS_SYPCR                (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 262                                 SYPCR_SWRI|SYPCR_SWP|SYPCR_SWE)
 263 #else
 264 #define CONFIG_SYS_SYPCR                (SYPCR_SWTC|SYPCR_BMT|SYPCR_PBME|SYPCR_LBME|\
 265                                 SYPCR_SWRI|SYPCR_SWP)
 266 #endif /* CONFIG_WATCHDOG */
 267
 268 /*-----------------------------------------------------------------------
 269  * TMCNTSC - Time Counter Status and Control                     4-40
 270  * Clear once per Second and Alarm Interrupt Status, Set 32KHz timersclk,
 271  * and enable Time Counter
 272  *-----------------------------------------------------------------------
 273  */
 274 #define CONFIG_SYS_TMCNTSC              (TMCNTSC_SEC|TMCNTSC_ALR|TMCNTSC_TCF|TMCNTSC_TCE)
 275
 276 /*-----------------------------------------------------------------------
 277  * PISCR - Periodic Interrupt Status and Control                 4-42
 278  *-----------------------------------------------------------------------
 279  * Clear Periodic Interrupt Status, Set 32KHz timersclk, and enable
 280  * Periodic timer
 281  */
 282 #define CONFIG_SYS_PISCR                (PISCR_PS|PISCR_PTF|PISCR_PTE)
 283
 284 /*-----------------------------------------------------------------------
 285  * SCCR - System Clock Control                                   9-8
 286  *-----------------------------------------------------------------------
 287  * Ensure DFBRG is Divide by 16
 288  */
 289 #define CONFIG_SYS_SCCR         SCCR_DFBRG01
 290
 291 /*-----------------------------------------------------------------------
 292  * RCCR - RISC Controller Configuration                         13-7
 293  *-----------------------------------------------------------------------
 294  */
 295 #define CONFIG_SYS_RCCR         0
 296
 297 /*-----------------------------------------------------------------------
 298  * Init Memory Controller:
 299  *
 300  * Bank Bus     Machine PortSize                        Device
 301  * ---- ---     ------- -----------------------------   ------
 302  *  0   60x     GPCM     8 bit (Rev.B)/16 bit (Rev.D)   Flash
 303  *  1   60x     SDRAM   64 bit                          SDRAM
 304  *  2   Local   SDRAM   32 bit                          SDRAM
 305  */
 306 #define CONFIG_SYS_USE_FIRMWARE /* If defined - do not initialise memory
 307                                    controller, rely on initialisation
 308                                    performed by the Interphase boot firmware.
 309                                  */
 310
 311 #define CONFIG_SYS_OR0_PRELIM           0xFE000882
 312 #ifdef CONFIG_SYS_REV_B
 313 #define CONFIG_SYS_BR0_PRELIM           (CONFIG_SYS_FLASH_BASE | BRx_PS_8  | BRx_V)
 314 #else  /* Rev. D */
 315 #define CONFIG_SYS_BR0_PRELIM           (CONFIG_SYS_FLASH_BASE | BRx_PS_16 | BRx_V)
 316 #endif /* CONFIG_SYS_REV_B */
 317
 318 #define CONFIG_SYS_MPTPR                0x7F00
 319
 320 /* Please note that 60x SDRAM MUST start at 0 */
 321 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 322 #define CONFIG_SYS_60x_BR               0x00000041
 323 #define CONFIG_SYS_60x_OR               0xF0002CD0
 324 #define CONFIG_SYS_PSDMR                0x0049929A
 325 #define CONFIG_SYS_PSRT         0x07
 326
 327 #define CONFIG_SYS_LSDRAM_BASE          0xF7000000
 328 #define CONFIG_SYS_LOC_BR               0x00001861
 329 #define CONFIG_SYS_LOC_OR               0xFF803280
 330 #define CONFIG_SYS_LSDMR                0x8285A552
 331 #define CONFIG_SYS_LSRT         0x07
 332
 333 #endif /* __CONFIG_H */