config: Add a default CONFIG_SYS_PROMPT
[platform/kernel/u-boot.git] / include / configs / IP860.h
1 /*
2  * (C) Copyright 2000-2005
3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_MPC860           1       /* This is a MPC860 CPU         */
21 #define CONFIG_IP860            1       /* ...on a IP860 board          */
22
23 #define CONFIG_SYS_TEXT_BASE    0x10000000
24
25 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
26 #define CONFIG_RESET_PHY_R      1       /* Call reset_phy()             */
27
28 #define CONFIG_8xx_CONS_SMC1    1       /* Console is on SMC1           */
29 #define CONFIG_BAUDRATE         9600
30 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
31
32 #define CONFIG_PREBOOT  "echo;echo Type \\\"run flash_nfs\\\" to mount root filesystem over NFS;echo" \
33 "\0load=tftp \"/tftpboot/u-boot.bin\"\0update=protect off 1:0;era 1:0;cp.b 100000 10000000 ${filesize}\0"
34
35 #undef  CONFIG_BOOTARGS
36 #define CONFIG_BOOTCOMMAND                                                      \
37         "bootp; "                                                               \
38         "setenv bootargs root=/dev/nfs rw nfsroot=${serverip}:${rootpath} "     \
39         "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}:${hostname}::off; "   \
40         "bootm"
41
42 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
43 #undef  CONFIG_SYS_LOADS_BAUD_CHANGE            /* don't allow baudrate change  */
44
45 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
46
47
48 /* enable I2C and select the hardware/software driver */
49 #define CONFIG_SYS_I2C
50 #define CONFIG_SYS_I2C_SOFT             /* I2C bit-banged */
51 #define CONFIG_SYS_I2C_SOFT_SPEED       50000
52 #define CONFIG_SYS_I2C_SOFT_SLAVE       0xFE
53 /*
54  * Software (bit-bang) I2C driver configuration
55  */
56 #define PB_SCL          0x00000020      /* PB 26 */
57 #define PB_SDA          0x00000010      /* PB 27 */
58
59 #define I2C_INIT        (immr->im_cpm.cp_pbdir |=  PB_SCL)
60 #define I2C_ACTIVE      (immr->im_cpm.cp_pbdir |=  PB_SDA)
61 #define I2C_TRISTATE    (immr->im_cpm.cp_pbdir &= ~PB_SDA)
62 #define I2C_READ        ((immr->im_cpm.cp_pbdat & PB_SDA) != 0)
63 #define I2C_SDA(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SDA; \
64                         else    immr->im_cpm.cp_pbdat &= ~PB_SDA
65 #define I2C_SCL(bit)    if(bit) immr->im_cpm.cp_pbdat |=  PB_SCL; \
66                         else    immr->im_cpm.cp_pbdat &= ~PB_SCL
67 #define I2C_DELAY       udelay(5)       /* 1/4 I2C clock duration */
68
69 # define CONFIG_SYS_I2C_EEPROM_ADDR     0x50    /* EEPROM X24C16                */
70 # define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1       /* bytes of address             */
71 /* mask of address bits that overflow into the "EEPROM chip address"    */
72 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
73 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       4
74 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* takes up to 10 msec */
75
76 #define CONFIG_TIMESTAMP                /* Print image info with timestamp */
77
78
79 /*
80  * Command line configuration.
81  */
82 #include <config_cmd_default.h>
83
84 #define CONFIG_CMD_BEDBUG
85 #define CONFIG_CMD_I2C
86 #define CONFIG_CMD_EEPROM
87 #define CONFIG_CMD_NFS
88 #define CONFIG_CMD_SNTP
89
90 /*
91  * BOOTP options
92  */
93 #define CONFIG_BOOTP_SUBNETMASK
94 #define CONFIG_BOOTP_GATEWAY
95 #define CONFIG_BOOTP_HOSTNAME
96 #define CONFIG_BOOTP_BOOTPATH
97
98 /*
99  * Miscellaneous configurable options
100  */
101 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
102 #if defined(CONFIG_CMD_KGDB)
103 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
104 #else
105 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
106 #endif
107 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
108 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
109 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
110
111 #define CONFIG_SYS_MEMTEST_START        0x00100000      /* memtest works on     */
112 #define CONFIG_SYS_MEMTEST_END          0x00F00000      /* 1 ... 15MB in DRAM   */
113
114 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address */
115
116 #define CONFIG_SYS_PIO_MODE             0       /* IDE interface in PIO Mode 0  */
117
118 #define CONFIG_SYS_HZ                   1000    /* decrementer freq: 1 ms ticks */
119
120 /*
121  * Low Level Configuration Settings
122  * (address mappings, register initial values, etc.)
123  * You should know what you are doing if you make changes here.
124  */
125 /*-----------------------------------------------------------------------
126  * Internal Memory Mapped Register
127  */
128 #define CONFIG_SYS_IMMR         0xF1000000      /* Non-standard value!! */
129
130 /*-----------------------------------------------------------------------
131  * Definitions for initial stack pointer and data area (in DPRAM)
132  */
133 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_IMMR
134 #define CONFIG_SYS_INIT_RAM_SIZE        0x2F00  /* Size of used area in DPRAM   */
135 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
136 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
137
138 /*-----------------------------------------------------------------------
139  * Start addresses for the final memory configuration
140  * (Set up by the startup code)
141  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
142  */
143 #define CONFIG_SYS_SDRAM_BASE           0x00000000
144 #define CONFIG_SYS_FLASH_BASE           0x10000000
145 #ifdef  DEBUG
146 #define CONFIG_SYS_MONITOR_LEN          (512 << 10)     /* Reserve 512 kB for Monitor   */
147 #else
148 #if 0 /* need more space for I2C tests */
149 #define CONFIG_SYS_MONITOR_LEN          (128 << 10)     /* Reserve 128 kB for Monitor   */
150 #else
151 #define CONFIG_SYS_MONITOR_LEN          (256 << 10)
152 #endif
153 #endif
154 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
155 #define CONFIG_SYS_MALLOC_LEN           (128 << 10)     /* Reserve 128 kB for malloc()  */
156
157 /*
158  * For booting Linux, the board info and command line data
159  * have to be in the first 8 MB of memory, since this is
160  * the maximum mapped by the Linux kernel during initialization.
161  */
162 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
163 /*-----------------------------------------------------------------------
164  * FLASH organization
165  */
166 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
167 #define CONFIG_SYS_MAX_FLASH_SECT       124     /* max number of sectors on one chip    */
168
169 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
170 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
171
172 #undef  CONFIG_ENV_IS_IN_FLASH
173 #undef  CONFIG_ENV_IS_IN_NVRAM
174 #undef  CONFIG_ENV_IS_IN_NVRAM
175 #undef  DEBUG_I2C
176 #define CONFIG_ENV_IS_IN_EEPROM
177
178 #ifdef  CONFIG_ENV_IS_IN_NVRAM
179 #define CONFIG_ENV_ADDR         0x20000000      /* use SRAM     */
180 #define CONFIG_ENV_SIZE         (16<<10)        /* use 16 kB    */
181 #endif  /* CONFIG_ENV_IS_IN_NVRAM */
182
183 #ifdef  CONFIG_ENV_IS_IN_EEPROM
184 #define CONFIG_ENV_OFFSET                512    /* Leave 512 bytes free for other data  */
185 #define CONFIG_ENV_SIZE         1536    /* Use remaining space                  */
186 #endif  /* CONFIG_ENV_IS_IN_EEPROM */
187
188 /*-----------------------------------------------------------------------
189  * Cache Configuration
190  */
191 #define CONFIG_SYS_CACHELINE_SIZE       16      /* For all MPC8xx CPUs                  */
192 #if defined(CONFIG_CMD_KGDB)
193 #define CONFIG_SYS_CACHELINE_SHIFT      4       /* log base 2 of the above value        */
194 #endif
195 #define CONFIG_SYS_DELAYED_ICACHE       1       /* enable ICache not before
196                                                  * running in RAM.
197                                                  */
198
199 /*-----------------------------------------------------------------------
200  * SYPCR - System Protection Control                            11-9
201  * SYPCR can only be written once after reset!
202  *-----------------------------------------------------------------------
203  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
204  * +0x0004
205  */
206 #if defined(CONFIG_WATCHDOG)
207 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
208                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
209 #else
210 #define CONFIG_SYS_SYPCR        (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | SYPCR_SWP)
211 #endif
212
213 /*-----------------------------------------------------------------------
214  * SIUMCR - SIU Module Configuration                            11-6
215  *-----------------------------------------------------------------------
216  * +0x0000 => 0x80600800
217  */
218 #define CONFIG_SYS_SIUMCR       (SIUMCR_EARB   | SIUMCR_EARP0 | \
219                          SIUMCR_DBGC11 | SIUMCR_MLRC10)
220
221 /*-----------------------------------------------------------------------
222  * Clock Setting - get clock frequency from Board Revision Register
223  *-----------------------------------------------------------------------
224  */
225 #ifndef __ASSEMBLY__
226 extern  unsigned long           ip860_get_clk_freq (void);
227 #endif
228 #define CONFIG_8xx_GCLK_FREQ    ip860_get_clk_freq()
229
230 /*-----------------------------------------------------------------------
231  * TBSCR - Time Base Status and Control                         11-26
232  *-----------------------------------------------------------------------
233  * Clear Reference Interrupt Status, Timebase freezing enabled
234  * +0x0200 => 0x00C2
235  */
236 #define CONFIG_SYS_TBSCR        (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
237
238 /*-----------------------------------------------------------------------
239  * PISCR - Periodic Interrupt Status and Control                11-31
240  *-----------------------------------------------------------------------
241  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
242  * +0x0240 => 0x0082
243  */
244 #define CONFIG_SYS_PISCR        (PISCR_PS | PISCR_PITF)
245
246 /*-----------------------------------------------------------------------
247  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
248  *-----------------------------------------------------------------------
249  * Reset PLL lock status sticky bit, timer expired status bit and timer
250  * interrupt status bit, set PLL multiplication factor !
251  */
252 /* +0x0286 => was: 0x0000D000 */
253 #define CONFIG_SYS_PLPRCR                                                       \
254                 (       PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST |    \
255                         /*PLPRCR_CSRC|*/ PLPRCR_LPM_NORMAL |            \
256                         PLPRCR_CSR   | PLPRCR_LOLRE /*|PLPRCR_FIOPD*/   \
257                 )
258
259 /*-----------------------------------------------------------------------
260  * SCCR - System Clock and reset Control Register               15-27
261  *-----------------------------------------------------------------------
262  * Set clock output, timebase and RTC source and divider,
263  * power management and some other internal clocks
264  */
265 #define SCCR_MASK       SCCR_EBDF11
266 #define CONFIG_SYS_SCCR (SCCR_COM00     |   SCCR_TBS      |     \
267                          SCCR_RTDIV     |   SCCR_RTSEL    |     \
268                          /*SCCR_CRQEN|*/  /*SCCR_PRQEN|*/       \
269                          SCCR_EBDF00    |   SCCR_DFSYNC00 |     \
270                          SCCR_DFBRG00   |   SCCR_DFNL000  |     \
271                          SCCR_DFNH000)
272
273 /*-----------------------------------------------------------------------
274  * RTCSC - Real-Time Clock Status and Control Register          11-27
275  *-----------------------------------------------------------------------
276  */
277 /* +0x0220 => 0x00C3 */
278 #define CONFIG_SYS_RTCSC        (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
279
280
281 /*-----------------------------------------------------------------------
282  * RCCR - RISC Controller Configuration Register                19-4
283  *-----------------------------------------------------------------------
284  */
285 /* +0x09C4 => TIMEP=1 */
286 #define CONFIG_SYS_RCCR 0x0100
287
288 /*-----------------------------------------------------------------------
289  * RMDS - RISC Microcode Development Support Control Register
290  *-----------------------------------------------------------------------
291  */
292 #define CONFIG_SYS_RMDS 0
293
294 /*-----------------------------------------------------------------------
295  * DER - Debug Event Register
296  *-----------------------------------------------------------------------
297  *
298  */
299 #define CONFIG_SYS_DER  0
300
301 /*
302  * Init Memory Controller:
303  */
304
305 /*
306  * MAMR settings for SDRAM      - 16-14
307  * => 0xC3804114
308  */
309
310 /* periodic timer for refresh */
311 #define CONFIG_SYS_MAMR_PTA     0xC3
312
313 #define CONFIG_SYS_MAMR ((CONFIG_SYS_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE       |   \
314                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
315                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
316 /*
317  * BR1 and OR1 (FLASH)
318  */
319 #define FLASH_BASE              0x10000000      /* FLASH bank #0        */
320
321 /* used to re-map FLASH
322  * restrict access enough to keep SRAM working (if any)
323  * but not too much to meddle with FLASH accesses
324  */
325 /* allow for max 8 MB of Flash */
326 #define CONFIG_SYS_REMAP_OR_AM          0xFF800000      /* OR addr mask */
327 #define CONFIG_SYS_PRELIM_OR_AM 0xFF800000      /* OR addr mask */
328
329 #define CONFIG_SYS_OR_TIMING_FLASH      (OR_CSNT_SAM | OR_ACS_DIV2 | OR_BI | OR_SCY_6_CLK)
330
331 #define CONFIG_SYS_OR0_REMAP    (CONFIG_SYS_REMAP_OR_AM  | CONFIG_SYS_OR_TIMING_FLASH)
332 #define CONFIG_SYS_OR0_PRELIM   (CONFIG_SYS_PRELIM_OR_AM | CONFIG_SYS_OR_TIMING_FLASH)
333 /* 16 bit, bank valid */
334 #define CONFIG_SYS_BR0_PRELIM   ((FLASH_BASE & BR_BA_MSK) | BR_PS_32 | BR_V )
335
336 #define CONFIG_SYS_OR1_PRELIM   CONFIG_SYS_OR0_PRELIM
337 #define CONFIG_SYS_BR1_PRELIM   CONFIG_SYS_BR0_PRELIM
338
339 /*
340  * BR2/OR2 - SDRAM
341  */
342 #define SDRAM_BASE              0x00000000      /* SDRAM bank */
343 #define SDRAM_PRELIM_OR_AM      0xF8000000      /* map max. 128 MB */
344 #define SDRAM_TIMING            0x00000A00      /* SDRAM-Timing */
345
346 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB SDRAM */
347
348 #define CONFIG_SYS_OR2          (SDRAM_PRELIM_OR_AM | SDRAM_TIMING )
349 #define CONFIG_SYS_BR2          ((SDRAM_BASE & BR_BA_MSK) | BR_MS_UPMA | BR_V )
350
351 /*
352  * BR3/OR3 - SRAM (16 bit)
353  */
354 #define SRAM_BASE       0x20000000
355 #define CONFIG_SYS_OR3          0xFFF00130              /* BI/SCY = 5/TRLX (internal) */
356 #define CONFIG_SYS_BR3          ((SRAM_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
357 #define SRAM_SIZE       (1 + (~(CONFIG_SYS_OR3 & BR_BA_MSK)))
358 #define CONFIG_SYS_OR3_PRELIM   CONFIG_SYS_OR3                  /* Make sure to map early */
359 #define CONFIG_SYS_BR3_PRELIM   CONFIG_SYS_BR3                  /* in case it's used for ENV */
360 #define CONFIG_SYS_SRAM_BASE    SRAM_BASE
361 #define CONFIG_SYS_SRAM_SIZE    SRAM_SIZE
362
363 /*
364  * BR4/OR4 - Board Control & Status (8 bit)
365  */
366 #define BCSR_BASE       0xFC000000
367 #define CONFIG_SYS_OR4          0xFFFF0120              /* BI (internal) */
368 #define CONFIG_SYS_BR4          ((BCSR_BASE & BR_BA_MSK) | BR_PS_8 | BR_V)
369
370 /*
371  * BR5/OR5 - IP Slot A/B (16 bit)
372  */
373 #define IP_SLOT_BASE    0x40000000
374 #define CONFIG_SYS_OR5          0xFE00010C              /* SETA/TRLX/BI/ SCY=0 (external) */
375 #define CONFIG_SYS_BR5          ((IP_SLOT_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
376
377 /*
378  * BR6/OR6 - VME STD  (16 bit)
379  */
380 #define VME_STD_BASE    0xFE000000
381 #define CONFIG_SYS_OR6          0xFF00010C              /* SETA/TRLX/BI/SCY=0  (external) */
382 #define CONFIG_SYS_BR6          ((VME_STD_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
383
384 /*
385  * BR7/OR7 - SHORT I/O + RTC + IACK  (16 bit)
386  */
387 #define VME_SHORT_BASE  0xFF000000
388 #define CONFIG_SYS_OR7          0xFF00010C              /* SETA/TRLX/BI/ SCY=0 (external) */
389 #define CONFIG_SYS_BR7          ((VME_SHORT_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
390
391 /*-----------------------------------------------------------------------
392  * Board Control and Status Region:
393  *-----------------------------------------------------------------------
394  */
395 #ifndef __ASSEMBLY__
396 typedef struct ip860_bcsr_s {
397         unsigned char   shmem_addr;     /* +00 shared memory address register   */
398         unsigned char   reserved0;
399         unsigned char   mbox_addr;      /* +02 mailbox address register         */
400         unsigned char   reserved1;
401         unsigned char   vme_int_mask;   /* +04 VME Bus interrupt mask register  */
402         unsigned char   reserved2;
403         unsigned char   vme_int_pend;   /* +06 VME interrupt pending register   */
404         unsigned char   reserved3;
405         unsigned char   bd_int_mask;    /* +08 board interrupt mask register    */
406         unsigned char   reserved4;
407         unsigned char   bd_int_pend;    /* +0A board interrupt pending register */
408         unsigned char   reserved5;
409         unsigned char   bd_ctrl;        /* +0C board control register           */
410         unsigned char   reserved6;
411         unsigned char   bd_status;      /* +0E board status  register           */
412         unsigned char   reserved7;
413         unsigned char   vme_irq;        /* +10 VME interrupt request register   */
414         unsigned char   reserved8;
415         unsigned char   vme_ivec;       /* +12 VME interrupt vector register    */
416         unsigned char   reserved9;
417         unsigned char   cli_mbox;       /* +14 clear mailbox irq                */
418         unsigned char   reservedA;
419         unsigned char   rtc;            /* +16 RTC control register             */
420         unsigned char   reservedB;
421         unsigned char   mbox_data;      /* +18 mailbox read/write register      */
422         unsigned char   reservedC;
423         unsigned char   wd_trigger;     /* +1A Watchdog trigger register        */
424         unsigned char   reservedD;
425         unsigned char   rmw_req;        /* +1C RMW request register             */
426         unsigned char   reservedE;
427         unsigned char   bd_rev;         /* +1E Board Revision register          */
428 } ip860_bcsr_t;
429 #endif  /* __ASSEMBLY__ */
430
431 /*-----------------------------------------------------------------------
432  * Board Control Register: bd_ctrl (Offset 0x0C)
433  *-----------------------------------------------------------------------
434  */
435 #define BD_CTRL_IPLSE   0x80    /* IP Slot Long Select Enable           */
436 #define BD_CTRL_WDOGE   0x40    /* Watchdog Enable                      */
437 #define BD_CTRL_FLWE    0x20    /* Flash Write Enable                   */
438 #define BD_CTRL_RWDN    0x10    /* VMEBus Requester Release When Done Enable */
439
440 #endif  /* __CONFIG_H */