8f4e544c64ceddee6afdbbf4ec3f1c5ee2b7226e
[platform/kernel/u-boot.git] / include / configs / HIDDEN_DRAGON.h
1 /*
2  * (C) Copyright 2004
3  * Yusdi Santoso, Adaptec Inc., yusdi_santoso@adaptec.com
4  *
5  * (C) Copyright 2001, 2002
6  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
7  *
8  * See file CREDITS for list of people who contributed to this
9  * project.
10  *
11  * This program is free software; you can redistribute it and/or
12  * modify it under the terms of the GNU General Public License as
13  * published by the Free Software Foundation; either version 2 of
14  * the License, or (at your option) any later version.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
24  * MA 02111-1307 USA
25  */
26
27 /* ------------------------------------------------------------------------- */
28
29 /*
30  * board/config.h - configuration options, board specific
31  */
32
33 #ifndef __CONFIG_H
34 #define __CONFIG_H
35
36 /*
37  * High Level Configuration Options
38  * (easy to change)
39  */
40
41 #define CONFIG_MPC824X          1
42 #define CONFIG_MPC8245          1
43 #define CONFIG_HIDDEN_DRAGON    1
44
45 #define CONFIG_SYS_TEXT_BASE    0xFFF00000
46
47 #if 0
48 #define USE_DINK32              1
49 #else
50 #undef USE_DINK32
51 #endif
52
53 #define CONFIG_CONS_INDEX       3               /* set to '3' for on-chip DUART */
54 #define CONFIG_BAUDRATE         9600
55 #define CONFIG_DRAM_SPEED       100             /* MHz                          */
56
57
58 /*
59  * BOOTP options
60  */
61 #define CONFIG_BOOTP_BOOTFILESIZE
62 #define CONFIG_BOOTP_BOOTPATH
63 #define CONFIG_BOOTP_GATEWAY
64 #define CONFIG_BOOTP_HOSTNAME
65
66
67 /*
68  * Command line configuration.
69  */
70 #include <config_cmd_default.h>
71
72 #define CONFIG_CMD_EEPROM
73 #define CONFIG_CMD_ELF
74 #define CONFIG_CMD_I2C
75 #define CONFIG_CMD_NET
76 #define CONFIG_CMD_PCI
77 #define CONFIG_CMD_PING
78
79 /*
80  * Miscellaneous configurable options
81  */
82 #define CONFIG_SYS_LONGHELP             1               /* undef to save memory         */
83 #define CONFIG_SYS_PROMPT               "=> "           /* Monitor Command Prompt       */
84 #define CONFIG_SYS_CBSIZE               256             /* Console I/O Buffer Size      */
85 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16)      /* Print Buffer Size    */
86 #define CONFIG_SYS_MAXARGS              16              /* max number of command args   */
87 #define CONFIG_SYS_BARGSIZE             CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
88 #define CONFIG_SYS_LOAD_ADDR            0x00100000      /* default load address         */
89 #define CONFIG_SYS_HZ                   1000            /* decrementer freq: 1 ms ticks */
90
91 /*-----------------------------------------------------------------------
92  * PCI stuff
93  *-----------------------------------------------------------------------
94  */
95 #define CONFIG_PCI                              /* include pci support          */
96 #undef CONFIG_PCI_PNP
97
98
99 #define CONFIG_SYS_RX_ETH_BUFFER        8               /* use 8 rx buffer on eepro100  */
100
101 #define PCI_ENET0_IOADDR        0x80000000
102 #define PCI_ENET0_MEMADDR       0x80000000
103 #define PCI_ENET1_IOADDR        0x81000000
104 #define PCI_ENET1_MEMADDR       0x81000000
105
106 #define CONFIG_RTL8139
107
108 /* Make sure the ethaddr can be overwritten
109    TODO: Remove this on final product
110 */
111 #define CONFIG_ENV_OVERWRITE
112
113 /*-----------------------------------------------------------------------
114  * Start addresses for the final memory configuration
115  * (Set up by the startup code)
116  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
117  */
118 #define CONFIG_SYS_SDRAM_BASE           0x00000000
119 #define CONFIG_SYS_MAX_RAM_SIZE 0x02000000
120
121 #define CONFIG_SYS_RESET_ADDRESS        0xFFF00100
122
123 #if defined (USE_DINK32)
124 #define CONFIG_SYS_MONITOR_LEN          0x00030000
125 #define CONFIG_SYS_MONITOR_BASE 0x00090000
126 #define CONFIG_SYS_RAMBOOT              1
127 #define CONFIG_SYS_INIT_RAM_ADDR        (CONFIG_SYS_MONITOR_BASE + CONFIG_SYS_MONITOR_LEN)
128 #define CONFIG_SYS_INIT_RAM_SIZE        0x10000
129 #define CONFIG_SYS_GBL_DATA_OFFSET      (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
130 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
131 #else
132 #undef  CONFIG_SYS_RAMBOOT
133 #define CONFIG_SYS_MONITOR_LEN          0x00030000
134 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
135
136
137 #define CONFIG_SYS_INIT_RAM_ADDR     0x40000000
138 #define CONFIG_SYS_INIT_RAM_SIZE      0x1000
139 #define CONFIG_SYS_GBL_DATA_OFFSET  (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
140
141 #endif
142
143 #define CONFIG_SYS_FLASH_BASE           0xFFE00000
144 #define CONFIG_SYS_FLASH_SIZE           (2 * 1024 * 1024)       /* Unity has onboard 1MByte flash */
145 #define CONFIG_ENV_IS_IN_FLASH  1
146 #define CONFIG_ENV_OFFSET               0x00004000      /* Offset of Environment Sector */
147 #define CONFIG_ENV_SIZE         0x00002000      /* Total Size of Environment Sector */
148
149 #define CONFIG_SYS_MALLOC_LEN           (512 << 10)     /* Reserve 512 kB for malloc()  */
150
151 #define CONFIG_SYS_MEMTEST_START        0x00000000      /* memtest works on             */
152 #define CONFIG_SYS_MEMTEST_END          0x02000000      /* 0 ... 32 MB in DRAM          */
153
154 #define CONFIG_SYS_EUMB_ADDR            0xFC000000
155
156 #define CONFIG_SYS_ISA_MEM              0xFD000000
157 #define CONFIG_SYS_ISA_IO               0xFE000000
158
159 #define CONFIG_SYS_FLASH_RANGE_BASE     0xFFE00000      /* flash memory address range   */
160 #define CONFIG_SYS_FLASH_RANGE_SIZE     0x00200000
161 #define FLASH_BASE0_PRELIM      0xFFE00000      /* processor board flash        */
162
163 /*
164  * select i2c support configuration
165  *
166  * Supported configurations are {none, software, hardware} drivers.
167  * If the software driver is chosen, there are some additional
168  * configuration items that the driver uses to drive the port pins.
169  */
170 #define CONFIG_HARD_I2C         1               /* To enable I2C support        */
171 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
172 #define CONFIG_SYS_I2C_SPEED            400000          /* I2C speed and slave address  */
173 #define CONFIG_SYS_I2C_SLAVE            0x7F
174
175 #ifdef CONFIG_SOFT_I2C
176 #error "Soft I2C is not configured properly.  Please review!"
177 #define I2C_PORT                3               /* Port A=0, B=1, C=2, D=3 */
178 #define I2C_ACTIVE              (iop->pdir |=  0x00010000)
179 #define I2C_TRISTATE            (iop->pdir &= ~0x00010000)
180 #define I2C_READ                ((iop->pdat & 0x00010000) != 0)
181 #define I2C_SDA(bit)            if(bit) iop->pdat |=  0x00010000; \
182                                 else    iop->pdat &= ~0x00010000
183 #define I2C_SCL(bit)            if(bit) iop->pdat |=  0x00020000; \
184                                 else    iop->pdat &= ~0x00020000
185 #define I2C_DELAY               udelay(5)       /* 1/4 I2C clock duration */
186 #endif /* CONFIG_SOFT_I2C */
187
188 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x57            /* EEPROM IS24C02               */
189 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1                /* Bytes of address             */
190 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS       3
191 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10      /* and takes up to 10 msec */
192
193 #define CONFIG_SYS_BAUDRATE_TABLE       { 9600, 19200, 38400, 57600, 115200 }
194 #define CONFIG_SYS_FLASH_BANKS          { FLASH_BASE0_PRELIM }
195
196 /*-----------------------------------------------------------------------
197  * Definitions for initial stack pointer and data area (in DPRAM)
198  */
199
200
201 /* #define CONFIG_WINBOND_83C553        1       / *has a winbond bridge                 */
202 #define CONFIG_SYS_USE_WINBOND_IDE      0       /*use winbond 83c553 internal IDE ctrlr */
203 #define CONFIG_SYS_WINBOND_ISA_CFG_ADDR    0x80005800   /*pci-isa bridge config addr    */
204 #define CONFIG_SYS_WINBOND_IDE_CFG_ADDR    0x80005900   /*ide config addr               */
205
206 #define CONFIG_SYS_IDE_MAXBUS           2   /* max. 2 IDE busses        */
207 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
208
209 /* TODO: Change this to VIA686A */
210
211 /*
212  * NS87308 Configuration
213  */
214 #define CONFIG_NS87308                  /* Nat Semi super-io controller on ISA bus */
215
216 #define CONFIG_SYS_NS87308_BADDR_10     1
217
218 #define CONFIG_SYS_NS87308_DEVS ( CONFIG_SYS_NS87308_UART1   | \
219                                   CONFIG_SYS_NS87308_UART2   | \
220                                   CONFIG_SYS_NS87308_POWRMAN | \
221                                   CONFIG_SYS_NS87308_RTC_APC )
222
223 #undef  CONFIG_SYS_NS87308_PS2MOD
224
225 #define CONFIG_SYS_NS87308_CS0_BASE     0x0076
226 #define CONFIG_SYS_NS87308_CS0_CONF     0x30
227 #define CONFIG_SYS_NS87308_CS1_BASE     0x0075
228 #define CONFIG_SYS_NS87308_CS1_CONF     0x30
229 #define CONFIG_SYS_NS87308_CS2_BASE     0x0074
230 #define CONFIG_SYS_NS87308_CS2_CONF     0x30
231
232 /*
233  * NS16550 Configuration
234  */
235 #define CONFIG_SYS_NS16550
236 #define CONFIG_SYS_NS16550_SERIAL
237
238 #define CONFIG_SYS_NS16550_REG_SIZE     1
239
240 #if (CONFIG_CONS_INDEX > 2)
241 #define CONFIG_SYS_NS16550_CLK          CONFIG_DRAM_SPEED*1000000
242 #else
243 #define CONFIG_SYS_NS16550_CLK          1843200
244 #endif
245
246 #define CONFIG_SYS_NS16550_COM1 (CONFIG_SYS_ISA_IO + CONFIG_SYS_NS87308_UART1_BASE)
247 #define CONFIG_SYS_NS16550_COM2 (CONFIG_SYS_ISA_IO + CONFIG_SYS_NS87308_UART2_BASE)
248 #define CONFIG_SYS_NS16550_COM3 (CONFIG_SYS_EUMB_ADDR + 0x4500)
249 #define CONFIG_SYS_NS16550_COM4 (CONFIG_SYS_EUMB_ADDR + 0x4600)
250
251 /*
252  * Low Level Configuration Settings
253  * (address mappings, register initial values, etc.)
254  * You should know what you are doing if you make changes here.
255  */
256
257 #define CONFIG_SYS_CLK_FREQ  33333333   /* external frequency to pll */
258
259 #define CONFIG_SYS_ROMNAL               7       /*rom/flash next access time            */
260 #define CONFIG_SYS_ROMFAL               11      /*rom/flash access time                 */
261
262 #define CONFIG_SYS_REFINT       430     /* no of clock cycles between CBR refresh cycles */
263
264 /* the following are for SDRAM only*/
265 #define CONFIG_SYS_BSTOPRE      121     /* Burst To Precharge, sets open page interval */
266 #define CONFIG_SYS_REFREC               8       /* Refresh to activate interval         */
267 #define CONFIG_SYS_RDLAT                4       /* data latency from read command       */
268 #define CONFIG_SYS_PRETOACT             3       /* Precharge to activate interval       */
269 #define CONFIG_SYS_ACTTOPRE             5       /* Activate to Precharge interval       */
270 #define CONFIG_SYS_ACTORW               3       /* Activate to R/W                      */
271 #define CONFIG_SYS_SDMODE_CAS_LAT       3       /* SDMODE CAS latency                   */
272 #define CONFIG_SYS_SDMODE_WRAP          0       /* SDMODE wrap type                     */
273 #if 0
274 #define CONFIG_SYS_SDMODE_BURSTLEN      2       /* OBSOLETE!  SDMODE Burst length 2=4, 3=8              */
275 #endif
276
277 #define CONFIG_SYS_REGISTERD_TYPE_BUFFER   1
278 #define CONFIG_SYS_EXTROM 1
279 #define CONFIG_SYS_REGDIMM 0
280
281
282 /* memory bank settings*/
283 /*
284  * only bits 20-29 are actually used from these vales to set the
285  * start/end address the upper two bits will be 0, and the lower 20
286  * bits will be set to 0x00000 for a start address, or 0xfffff for an
287  * end address
288  */
289 #define CONFIG_SYS_BANK0_START          0x00000000
290 #define CONFIG_SYS_BANK0_END            (CONFIG_SYS_MAX_RAM_SIZE - 1)
291 #define CONFIG_SYS_BANK0_ENABLE 1
292 #define CONFIG_SYS_BANK1_START          0x3ff00000
293 #define CONFIG_SYS_BANK1_END            0x3fffffff
294 #define CONFIG_SYS_BANK1_ENABLE 0
295 #define CONFIG_SYS_BANK2_START          0x3ff00000
296 #define CONFIG_SYS_BANK2_END            0x3fffffff
297 #define CONFIG_SYS_BANK2_ENABLE 0
298 #define CONFIG_SYS_BANK3_START          0x3ff00000
299 #define CONFIG_SYS_BANK3_END            0x3fffffff
300 #define CONFIG_SYS_BANK3_ENABLE 0
301 #define CONFIG_SYS_BANK4_START          0x00000000
302 #define CONFIG_SYS_BANK4_END            0x00000000
303 #define CONFIG_SYS_BANK4_ENABLE 0
304 #define CONFIG_SYS_BANK5_START          0x00000000
305 #define CONFIG_SYS_BANK5_END            0x00000000
306 #define CONFIG_SYS_BANK5_ENABLE 0
307 #define CONFIG_SYS_BANK6_START          0x00000000
308 #define CONFIG_SYS_BANK6_END            0x00000000
309 #define CONFIG_SYS_BANK6_ENABLE 0
310 #define CONFIG_SYS_BANK7_START          0x00000000
311 #define CONFIG_SYS_BANK7_END            0x00000000
312 #define CONFIG_SYS_BANK7_ENABLE 0
313 /*
314  * Memory bank enable bitmask, specifying which of the banks defined above
315  are actually present. MSB is for bank #7, LSB is for bank #0.
316  */
317 #define CONFIG_SYS_BANK_ENABLE          0x01
318
319 #define CONFIG_SYS_ODCR         0xff    /* configures line driver impedances,   */
320                                         /* see 8240 book for bit definitions    */
321 #define CONFIG_SYS_PGMAX                0x32    /* how long the 8240 retains the        */
322                                         /* currently accessed page in memory    */
323                                         /* see 8240 book for details            */
324
325 /* SDRAM 0 - 256MB */
326 #define CONFIG_SYS_IBAT0L       (CONFIG_SYS_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
327 #define CONFIG_SYS_IBAT0U       (CONFIG_SYS_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
328
329 /* stack in DCACHE @ 1GB (no backing mem) */
330 #if defined(USE_DINK32)
331 #define CONFIG_SYS_IBAT1L       (0x40000000 | BATL_PP_00 )
332 #define CONFIG_SYS_IBAT1U       (0x40000000 | BATU_BL_128K )
333 #else
334 #define CONFIG_SYS_IBAT1L       (CONFIG_SYS_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
335 #define CONFIG_SYS_IBAT1U       (CONFIG_SYS_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
336 #endif
337
338 /* PCI memory */
339 #define CONFIG_SYS_IBAT2L       (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
340 #define CONFIG_SYS_IBAT2U       (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
341
342 /* Flash, config addrs, etc */
343 #define CONFIG_SYS_IBAT3L       (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
344 #define CONFIG_SYS_IBAT3U       (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
345
346 #define CONFIG_SYS_DBAT0L       CONFIG_SYS_IBAT0L
347 #define CONFIG_SYS_DBAT0U       CONFIG_SYS_IBAT0U
348 #define CONFIG_SYS_DBAT1L       CONFIG_SYS_IBAT1L
349 #define CONFIG_SYS_DBAT1U       CONFIG_SYS_IBAT1U
350 #define CONFIG_SYS_DBAT2L       CONFIG_SYS_IBAT2L
351 #define CONFIG_SYS_DBAT2U       CONFIG_SYS_IBAT2U
352 #define CONFIG_SYS_DBAT3L       CONFIG_SYS_IBAT3L
353 #define CONFIG_SYS_DBAT3U       CONFIG_SYS_IBAT3U
354
355 /*
356  * For booting Linux, the board info and command line data
357  * have to be in the first 8 MB of memory, since this is
358  * the maximum mapped by the Linux kernel during initialization.
359  */
360 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
361 /*-----------------------------------------------------------------------
362  * FLASH organization
363  */
364 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
365 #define CONFIG_SYS_MAX_FLASH_SECT       36      /* max number of sectors on one chip    */
366
367 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
368 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
369
370 /*-----------------------------------------------------------------------
371  * Cache Configuration
372  */
373 #define CONFIG_SYS_CACHELINE_SIZE       32      /* For MPC8240 CPU                      */
374 #if defined(CONFIG_CMD_KGDB)
375 #  define CONFIG_SYS_CACHELINE_SHIFT    5       /* log base 2 of the above value */
376 #endif
377
378 /* values according to the manual */
379 #define CONFIG_DRAM_50MHZ       1
380 #define CONFIG_SDRAM_50MHZ
381
382 #undef  NR_8259_INTS
383 #define NR_8259_INTS            1
384
385 #define CONFIG_DISK_SPINUP_TIME 1000000
386
387 #endif  /* __CONFIG_H */