Merge git://www.denx.de/git/u-boot
[platform/kernel/u-boot.git] / include / configs / HIDDEN_DRAGON.h
1 /*
2  * (C) Copyright 2004
3  * Yusdi Santoso, Adaptec Inc., yusdi_santoso@adaptec.com
4  *
5  * (C) Copyright 2001, 2002
6  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
7  *
8  * See file CREDITS for list of people who contributed to this
9  * project.
10  *
11  * This program is free software; you can redistribute it and/or
12  * modify it under the terms of the GNU General Public License as
13  * published by the Free Software Foundation; either version 2 of
14  * the License, or (at your option) any later version.
15  *
16  * This program is distributed in the hope that it will be useful,
17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
19  * GNU General Public License for more details.
20  *
21  * You should have received a copy of the GNU General Public License
22  * along with this program; if not, write to the Free Software
23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
24  * MA 02111-1307 USA
25  */
26
27 /* ------------------------------------------------------------------------- */
28
29 /*
30  * board/config.h - configuration options, board specific
31  */
32
33 #ifndef __CONFIG_H
34 #define __CONFIG_H
35
36 /*
37  * High Level Configuration Options
38  * (easy to change)
39  */
40
41 #define CONFIG_MPC824X          1
42 #define CONFIG_MPC8245          1
43 #define CONFIG_HIDDEN_DRAGON    1
44
45 #if 0
46 #define USE_DINK32              1
47 #else
48 #undef USE_DINK32
49 #endif
50
51 #define CONFIG_CONS_INDEX       3               /* set to '3' for on-chip DUART */
52 #define CONFIG_BAUDRATE         9600
53 #define CONFIG_DRAM_SPEED       100             /* MHz                          */
54
55 #define CONFIG_COMMANDS         ( CONFIG_CMD_DFL | \
56                                   CFG_CMD_EEPROM | \
57                                   CFG_CMD_ELF   | \
58                                   CFG_CMD_I2C   | \
59                                   CFG_CMD_NET   | \
60                                   CFG_CMD_PCI   | \
61                                   CFG_CMD_PING  )
62
63 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any)       */
64 #include <cmd_confdefs.h>
65
66 /*
67  * Miscellaneous configurable options
68  */
69 #define CFG_LONGHELP            1               /* undef to save memory         */
70 #define CFG_PROMPT              "=> "           /* Monitor Command Prompt       */
71 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
72 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16)   /* Print Buffer Size    */
73 #define CFG_MAXARGS             16              /* max number of command args   */
74 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
75 #define CFG_LOAD_ADDR           0x00100000      /* default load address         */
76 #define CFG_HZ                  1000            /* decrementer freq: 1 ms ticks */
77
78 /*-----------------------------------------------------------------------
79  * PCI stuff
80  *-----------------------------------------------------------------------
81  */
82 #define CONFIG_PCI                              /* include pci support          */
83 #undef CONFIG_PCI_PNP
84
85 #define CONFIG_NET_MULTI                        /* Multi ethernet cards support */
86
87 #define CFG_RX_ETH_BUFFER       8               /* use 8 rx buffer on eepro100  */
88
89 #define PCI_ENET0_IOADDR        0x80000000
90 #define PCI_ENET0_MEMADDR       0x80000000
91 #define PCI_ENET1_IOADDR        0x81000000
92 #define PCI_ENET1_MEMADDR       0x81000000
93
94 #define CONFIG_RTL8139
95 #define _IO_BASE            0x00000000
96 /* This macro is used by RTL8139 but not defined in PPC architecture */
97 #define KSEG1ADDR(x)        (x)
98 /* Make sure the ethaddr can be overwritten
99    TODO: Remove this on final product
100 */
101 #define CONFIG_ENV_OVERWRITE
102
103 /*-----------------------------------------------------------------------
104  * Start addresses for the final memory configuration
105  * (Set up by the startup code)
106  * Please note that CFG_SDRAM_BASE _must_ start at 0
107  */
108 #define CFG_SDRAM_BASE          0x00000000
109 #define CFG_MAX_RAM_SIZE        0x02000000
110
111 #define CFG_RESET_ADDRESS       0xFFF00100
112
113 #if defined (USE_DINK32)
114 #define CFG_MONITOR_LEN         0x00030000
115 #define CFG_MONITOR_BASE        0x00090000
116 #define CFG_RAMBOOT             1
117 #define CFG_INIT_RAM_ADDR       (CFG_MONITOR_BASE + CFG_MONITOR_LEN)
118 #define CFG_INIT_RAM_END        0x10000
119 #define CFG_GBL_DATA_SIZE       256  /* size in bytes reserved for initial data */
120 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
121 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
122 #else
123 #undef  CFG_RAMBOOT
124 #define CFG_MONITOR_LEN         0x00030000
125 #define CFG_MONITOR_BASE        TEXT_BASE
126
127 #define CFG_GBL_DATA_SIZE       128
128
129 #define CFG_INIT_RAM_ADDR     0x40000000
130 #define CFG_INIT_RAM_END      0x1000
131 #define CFG_GBL_DATA_OFFSET  (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
132
133 #endif
134
135 #define CFG_FLASH_BASE          0xFFE00000
136 #define CFG_FLASH_SIZE          (2 * 1024 * 1024)       /* Unity has onboard 1MByte flash */
137 #define CFG_ENV_IS_IN_FLASH     1
138 #define CFG_ENV_OFFSET          0x00004000      /* Offset of Environment Sector */
139 #define CFG_ENV_SIZE            0x00002000      /* Total Size of Environment Sector */
140
141 #define CFG_MALLOC_LEN          (512 << 10)     /* Reserve 512 kB for malloc()  */
142
143 #define CFG_MEMTEST_START       0x00000000      /* memtest works on             */
144 #define CFG_MEMTEST_END         0x02000000      /* 0 ... 32 MB in DRAM          */
145
146 #define CFG_EUMB_ADDR           0xFC000000
147
148 #define CFG_ISA_MEM             0xFD000000
149 #define CFG_ISA_IO              0xFE000000
150
151 #define CFG_FLASH_RANGE_BASE    0xFFE00000      /* flash memory address range   */
152 #define CFG_FLASH_RANGE_SIZE    0x00200000
153 #define FLASH_BASE0_PRELIM      0xFFE00000      /* processor board flash        */
154
155 /*
156  * select i2c support configuration
157  *
158  * Supported configurations are {none, software, hardware} drivers.
159  * If the software driver is chosen, there are some additional
160  * configuration items that the driver uses to drive the port pins.
161  */
162 #define CONFIG_HARD_I2C         1               /* To enable I2C support        */
163 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
164 #define CFG_I2C_SPEED           400000          /* I2C speed and slave address  */
165 #define CFG_I2C_SLAVE           0x7F
166
167 #ifdef CONFIG_SOFT_I2C
168 #error "Soft I2C is not configured properly.  Please review!"
169 #define I2C_PORT                3               /* Port A=0, B=1, C=2, D=3 */
170 #define I2C_ACTIVE              (iop->pdir |=  0x00010000)
171 #define I2C_TRISTATE            (iop->pdir &= ~0x00010000)
172 #define I2C_READ                ((iop->pdat & 0x00010000) != 0)
173 #define I2C_SDA(bit)            if(bit) iop->pdat |=  0x00010000; \
174                                 else    iop->pdat &= ~0x00010000
175 #define I2C_SCL(bit)            if(bit) iop->pdat |=  0x00020000; \
176                                 else    iop->pdat &= ~0x00020000
177 #define I2C_DELAY               udelay(5)       /* 1/4 I2C clock duration */
178 #endif /* CONFIG_SOFT_I2C */
179
180 #define CFG_I2C_EEPROM_ADDR     0x57            /* EEPROM IS24C02               */
181 #define CFG_I2C_EEPROM_ADDR_LEN 1               /* Bytes of address             */
182 #define CFG_EEPROM_PAGE_WRITE_BITS      3
183 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10      /* and takes up to 10 msec */
184
185 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
186 #define CFG_FLASH_BANKS         { FLASH_BASE0_PRELIM }
187
188 /*-----------------------------------------------------------------------
189  * Definitions for initial stack pointer and data area (in DPRAM)
190  */
191
192
193 #define CFG_WINBOND_83C553      1       /*has a winbond bridge                  */
194 #define CFG_USE_WINBOND_IDE     0       /*use winbond 83c553 internal IDE ctrlr */
195 #define CFG_WINBOND_ISA_CFG_ADDR    0x80005800  /*pci-isa bridge config addr    */
196 #define CFG_WINBOND_IDE_CFG_ADDR    0x80005900  /*ide config addr               */
197
198 #define CFG_IDE_MAXBUS          2   /* max. 2 IDE busses        */
199 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*2) /* max. 2 drives per IDE bus */
200
201 /* TODO: Change this to VIA686A */
202
203 /*
204  * NS87308 Configuration
205  */
206 #define CFG_NS87308                     /* Nat Semi super-io controller on ISA bus */
207
208 #define CFG_NS87308_BADDR_10    1
209
210 #define CFG_NS87308_DEVS        ( CFG_NS87308_UART1   | \
211                                   CFG_NS87308_UART2   | \
212                                   CFG_NS87308_POWRMAN | \
213                                   CFG_NS87308_RTC_APC )
214
215 #undef  CFG_NS87308_PS2MOD
216
217 #define CFG_NS87308_CS0_BASE    0x0076
218 #define CFG_NS87308_CS0_CONF    0x30
219 #define CFG_NS87308_CS1_BASE    0x0075
220 #define CFG_NS87308_CS1_CONF    0x30
221 #define CFG_NS87308_CS2_BASE    0x0074
222 #define CFG_NS87308_CS2_CONF    0x30
223
224 /*
225  * NS16550 Configuration
226  */
227 #define CFG_NS16550
228 #define CFG_NS16550_SERIAL
229
230 #define CFG_NS16550_REG_SIZE    1
231
232 #if (CONFIG_CONS_INDEX > 2)
233 #define CFG_NS16550_CLK         CONFIG_DRAM_SPEED*1000000
234 #else
235 #define CFG_NS16550_CLK         1843200
236 #endif
237
238 #define CFG_NS16550_COM1        (CFG_ISA_IO + CFG_NS87308_UART1_BASE)
239 #define CFG_NS16550_COM2        (CFG_ISA_IO + CFG_NS87308_UART2_BASE)
240 #define CFG_NS16550_COM3        (CFG_EUMB_ADDR + 0x4500)
241 #define CFG_NS16550_COM4        (CFG_EUMB_ADDR + 0x4600)
242
243 /*
244  * Low Level Configuration Settings
245  * (address mappings, register initial values, etc.)
246  * You should know what you are doing if you make changes here.
247  */
248
249 #define CONFIG_SYS_CLK_FREQ  33333333   /* external frequency to pll */
250
251 #define CFG_ROMNAL              7       /*rom/flash next access time            */
252 #define CFG_ROMFAL              11      /*rom/flash access time                 */
253
254 #define CFG_REFINT      430     /* no of clock cycles between CBR refresh cycles */
255
256 /* the following are for SDRAM only*/
257 #define CFG_BSTOPRE     121     /* Burst To Precharge, sets open page interval */
258 #define CFG_REFREC              8       /* Refresh to activate interval         */
259 #define CFG_RDLAT               4       /* data latency from read command       */
260 #define CFG_PRETOACT            3       /* Precharge to activate interval       */
261 #define CFG_ACTTOPRE            5       /* Activate to Precharge interval       */
262 #define CFG_ACTORW              3       /* Activate to R/W                      */
263 #define CFG_SDMODE_CAS_LAT      3       /* SDMODE CAS latency                   */
264 #define CFG_SDMODE_WRAP         0       /* SDMODE wrap type                     */
265 #if 0
266 #define CFG_SDMODE_BURSTLEN     2       /* OBSOLETE!  SDMODE Burst length 2=4, 3=8              */
267 #endif
268
269 #define CFG_REGISTERD_TYPE_BUFFER   1
270 #define CFG_EXTROM 1
271 #define CFG_REGDIMM 0
272
273
274 /* memory bank settings*/
275 /*
276  * only bits 20-29 are actually used from these vales to set the
277  * start/end address the upper two bits will be 0, and the lower 20
278  * bits will be set to 0x00000 for a start address, or 0xfffff for an
279  * end address
280  */
281 #define CFG_BANK0_START         0x00000000
282 #define CFG_BANK0_END           (CFG_MAX_RAM_SIZE - 1)
283 #define CFG_BANK0_ENABLE        1
284 #define CFG_BANK1_START         0x3ff00000
285 #define CFG_BANK1_END           0x3fffffff
286 #define CFG_BANK1_ENABLE        0
287 #define CFG_BANK2_START         0x3ff00000
288 #define CFG_BANK2_END           0x3fffffff
289 #define CFG_BANK2_ENABLE        0
290 #define CFG_BANK3_START         0x3ff00000
291 #define CFG_BANK3_END           0x3fffffff
292 #define CFG_BANK3_ENABLE        0
293 #define CFG_BANK4_START         0x00000000
294 #define CFG_BANK4_END           0x00000000
295 #define CFG_BANK4_ENABLE        0
296 #define CFG_BANK5_START         0x00000000
297 #define CFG_BANK5_END           0x00000000
298 #define CFG_BANK5_ENABLE        0
299 #define CFG_BANK6_START         0x00000000
300 #define CFG_BANK6_END           0x00000000
301 #define CFG_BANK6_ENABLE        0
302 #define CFG_BANK7_START         0x00000000
303 #define CFG_BANK7_END           0x00000000
304 #define CFG_BANK7_ENABLE        0
305 /*
306  * Memory bank enable bitmask, specifying which of the banks defined above
307  are actually present. MSB is for bank #7, LSB is for bank #0.
308  */
309 #define CFG_BANK_ENABLE         0x01
310
311 #define CFG_ODCR                0xff    /* configures line driver impedances,   */
312                                         /* see 8240 book for bit definitions    */
313 #define CFG_PGMAX               0x32    /* how long the 8240 retains the        */
314                                         /* currently accessed page in memory    */
315                                         /* see 8240 book for details            */
316
317 /* SDRAM 0 - 256MB */
318 #define CFG_IBAT0L      (CFG_SDRAM_BASE | BATL_PP_10 | BATL_MEMCOHERENCE)
319 #define CFG_IBAT0U      (CFG_SDRAM_BASE | BATU_BL_256M | BATU_VS | BATU_VP)
320
321 /* stack in DCACHE @ 1GB (no backing mem) */
322 #if defined(USE_DINK32)
323 #define CFG_IBAT1L      (0x40000000 | BATL_PP_00 )
324 #define CFG_IBAT1U      (0x40000000 | BATU_BL_128K )
325 #else
326 #define CFG_IBAT1L      (CFG_INIT_RAM_ADDR | BATL_PP_10 | BATL_MEMCOHERENCE)
327 #define CFG_IBAT1U      (CFG_INIT_RAM_ADDR | BATU_BL_128K | BATU_VS | BATU_VP)
328 #endif
329
330 /* PCI memory */
331 #define CFG_IBAT2L      (0x80000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
332 #define CFG_IBAT2U      (0x80000000 | BATU_BL_256M | BATU_VS | BATU_VP)
333
334 /* Flash, config addrs, etc */
335 #define CFG_IBAT3L      (0xF0000000 | BATL_PP_10 | BATL_CACHEINHIBIT)
336 #define CFG_IBAT3U      (0xF0000000 | BATU_BL_256M | BATU_VS | BATU_VP)
337
338 #define CFG_DBAT0L      CFG_IBAT0L
339 #define CFG_DBAT0U      CFG_IBAT0U
340 #define CFG_DBAT1L      CFG_IBAT1L
341 #define CFG_DBAT1U      CFG_IBAT1U
342 #define CFG_DBAT2L      CFG_IBAT2L
343 #define CFG_DBAT2U      CFG_IBAT2U
344 #define CFG_DBAT3L      CFG_IBAT3L
345 #define CFG_DBAT3U      CFG_IBAT3U
346
347 /*
348  * For booting Linux, the board info and command line data
349  * have to be in the first 8 MB of memory, since this is
350  * the maximum mapped by the Linux kernel during initialization.
351  */
352 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
353 /*-----------------------------------------------------------------------
354  * FLASH organization
355  */
356 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
357 #define CFG_MAX_FLASH_SECT      36      /* max number of sectors on one chip    */
358
359 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
360 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
361
362 /*-----------------------------------------------------------------------
363  * Cache Configuration
364  */
365 #define CFG_CACHELINE_SIZE      32      /* For MPC8240 CPU                      */
366 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
367 #  define CFG_CACHELINE_SHIFT   5       /* log base 2 of the above value */
368 #endif
369
370 /*
371  * Internal Definitions
372  *
373  * Boot Flags
374  */
375 #define BOOTFLAG_COLD           0x01    /* Normal Power-On: Boot from FLASH     */
376 #define BOOTFLAG_WARM           0x02    /* Software reboot                      */
377
378 /* values according to the manual */
379 #define CONFIG_DRAM_50MHZ       1
380 #define CONFIG_SDRAM_50MHZ
381
382 #undef  NR_8259_INTS
383 #define NR_8259_INTS            1
384
385 #define CONFIG_DISK_SPINUP_TIME 1000000
386
387 #endif  /* __CONFIG_H */