include/configs/HH405.h

   1 /*
   2  * (C) Copyright 2001-2004
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * (C) Copyright 2005
   6  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   7  *
   8  * (C) Copyright 2006
   9  * Matthias Fuchs, esd GmbH, matthias.fuchs@esd-electronics.com
  10  *
  11  * SPDX-License-Identifier:     GPL-2.0+
  12  */
  13
  14 /*
  15  * board/config.h - configuration options, board specific
  16  */
  17
  18 #ifndef __CONFIG_H
  19 #define __CONFIG_H
  20
  21 /*
  22  * High Level Configuration Options
  23  * (easy to change)
  24  */
  25
  26 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  27 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  28 #define CONFIG_HH405            1       /* ...on a HH405 board          */
  29
  30 #define CONFIG_SYS_TEXT_BASE    0xFFF80000
  31
  32 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  33 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  34
  35 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
  36
  37 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  38
  39 #define CONFIG_BAUDRATE         9600
  40 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
  41
  42 #undef  CONFIG_BOOTARGS
  43 #undef  CONFIG_BOOTCOMMAND
  44
  45 #define CONFIG_PREBOOT          "autoupd"
  46
  47 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
  48         "pciconfighost=1\0"                                             \
  49         ""
  50
  51 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
  52
  53 #define CONFIG_PPC4xx_EMAC
  54 #undef  CONFIG_HAS_ETH1
  55
  56 #define CONFIG_MII              1       /* MII PHY management           */
  57 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
  58 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
  59 #define CONFIG_RESET_PHY_R      1       /* use reset_phy() to disable phy sleep mode */
  60
  61 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
  62
  63 /*
  64  * Video console
  65  */
  66 #define CONFIG_VIDEO                    /* for sm501 video support      */
  67
  68 #ifdef CONFIG_VIDEO
  69 #define CONFIG_VIDEO_SM501
  70 #if 0
  71 #define CONFIG_VIDEO_SM501_32BPP
  72 #else
  73 #define CONFIG_VIDEO_SM501_16BPP
  74 #endif
  75 #define CONFIG_VIDEO_SM501_FBMEM_OFFSET 0x10000
  76 #define CONFIG_CFB_CONSOLE
  77 #define CONFIG_VIDEO_LOGO
  78 #define CONFIG_VGA_AS_SINGLE_DEVICE
  79 #define CONFIG_CONSOLE_EXTRA_INFO
  80 #define CONFIG_VIDEO_SW_CURSOR
  81 #define CONFIG_SPLASH_SCREEN
  82 #define CONFIG_SYS_CONSOLE_IS_IN_ENV
  83 #define CONFIG_SPLASH_SCREEN
  84 #define CONFIG_VIDEO_BMP_GZIP           /* gzip compressed bmp images   */
  85 #define CONFIG_SYS_VIDEO_LOGO_MAX_SIZE  (2 << 20)       /* for decompressed img */
  86
  87 #endif /* CONFIG_VIDEO */
  88
  89
  90 /*
  91  * BOOTP options
  92  */
  93 #define CONFIG_BOOTP_BOOTFILESIZE
  94 #define CONFIG_BOOTP_BOOTPATH
  95 #define CONFIG_BOOTP_GATEWAY
  96 #define CONFIG_BOOTP_HOSTNAME
  97
  98
  99 /*
 100  * Command line configuration.
 101  */
 102 #include <config_cmd_default.h>
 103
 104 #define CONFIG_CMD_DHCP
 105 #define CONFIG_CMD_PCI
 106 #define CONFIG_CMD_IRQ
 107 #define CONFIG_CMD_IDE
 108 #define CONFIG_CMD_FAT
 109 #define CONFIG_CMD_EXT2
 110 #define CONFIG_CMD_ELF
 111 #define CONFIG_CMD_NAND
 112 #define CONFIG_CMD_I2C
 113 #define CONFIG_CMD_DATE
 114 #define CONFIG_CMD_MII
 115 #define CONFIG_CMD_PING
 116 #define CONFIG_CMD_EEPROM
 117
 118 #ifdef CONFIG_VIDEO
 119 #define CONFIG_CMD_BMP
 120 #endif
 121
 122 #define CONFIG_MAC_PARTITION
 123 #define CONFIG_DOS_PARTITION
 124
 125 #define CONFIG_SUPPORT_VFAT
 126
 127 #define CONFIG_AUTO_UPDATE      1       /* autoupdate via compactflash  */
 128 #undef CONFIG_AUTO_UPDATE_SHOW          /* use board show routine       */
 129
 130 #undef  CONFIG_BZIP2     /* include support for bzip2 compressed images */
 131 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 132
 133 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 134
 135 /*
 136  * Miscellaneous configurable options
 137  */
 138 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
 139 #define CONFIG_SYS_PROMPT       "=> "           /* Monitor Command Prompt       */
 140
 141 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
 142
 143 #if defined(CONFIG_CMD_KGDB)
 144 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
 145 #else
 146 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
 147 #endif
 148 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
 149 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 150 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 151
 152 #define CONFIG_SYS_DEVICE_NULLDEV      1       /* include nulldev device       */
 153
 154 #undef  CONFIG_SYS_CONSOLE_INFO_QUIET          /* print console @ startup       */
 155
 156 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 157
 158 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 159 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 160
 161 #define CONFIG_CONS_INDEX       2       /* Use UART1                    */
 162 #define CONFIG_SYS_NS16550
 163 #define CONFIG_SYS_NS16550_SERIAL
 164 #define CONFIG_SYS_NS16550_REG_SIZE     1
 165 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 166
 167 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK           /* no external serial clock used */
 168 #define CONFIG_SYS_BASE_BAUD       691200
 169
 170 /* The following table includes the supported baudrates */
 171 #define CONFIG_SYS_BAUDRATE_TABLE      \
 172         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 173          57600, 115200, 230400, 460800, 921600 }
 174
 175 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 176 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 177
 178 #define CONFIG_SYS_HZ           1000            /* decrementer freq: 1 ms ticks */
 179
 180 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 181
 182 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 183
 184 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
 185
 186 /*-----------------------------------------------------------------------
 187  * RTC stuff
 188  *-----------------------------------------------------------------------
 189  */
 190 #define CONFIG_RTC_DS1338
 191 #define CONFIG_SYS_I2C_RTC_ADDR 0x68
 192
 193 /*-----------------------------------------------------------------------
 194  * NAND-FLASH stuff
 195  *-----------------------------------------------------------------------
 196  */
 197 #define CONFIG_SYS_NAND_BASE_LIST       { CONFIG_SYS_NAND_BASE }
 198 #define CONFIG_SYS_MAX_NAND_DEVICE      1         /* Max number of NAND devices */
 199 #define NAND_BIG_DELAY_US       25
 200
 201 #define CONFIG_SYS_NAND_CE             (0x80000000 >> 1)   /* our CE is GPIO1  */
 202 #define CONFIG_SYS_NAND_RDY            (0x80000000 >> 4)   /* our RDY is GPIO4 */
 203 #define CONFIG_SYS_NAND_CLE            (0x80000000 >> 2)   /* our CLE is GPIO2 */
 204 #define CONFIG_SYS_NAND_ALE            (0x80000000 >> 3)   /* our ALE is GPIO3 */
 205
 206 #define CONFIG_SYS_NAND_SKIP_BAD_DOT_I 1       /* ".i" read skips bad blocks   */
 207 #define CONFIG_SYS_NAND_QUIET          1
 208
 209 /*-----------------------------------------------------------------------
 210  * PCI stuff
 211  *-----------------------------------------------------------------------
 212  */
 213 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 214 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 215 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 216
 217 #define CONFIG_PCI                      /* include pci support          */
 218 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 219 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 220 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 221                                         /* resource configuration       */
 222
 223 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 224
 225 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
 226
 227 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 228 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 229 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 230 #define CONFIG_SYS_PCI_PTM1LA  0x00000000      /* point to sdram               */
 231 #define CONFIG_SYS_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 232 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 233 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
 234 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 235 #define CONFIG_SYS_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 236
 237 /*-----------------------------------------------------------------------
 238  * IDE/ATA stuff
 239  *-----------------------------------------------------------------------
 240  */
 241 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
 242 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 243 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 244
 245 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
 246 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 247
 248 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
 249 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 250
 251 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
 252 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register accesses  */
 253 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers       */
 254
 255 /*
 256  * For booting Linux, the board info and command line data
 257  * have to be in the first 8 MB of memory, since this is
 258  * the maximum mapped by the Linux kernel during initialization.
 259  */
 260 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 261 /*-----------------------------------------------------------------------
 262  * FLASH organization
 263  */
 264 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 265
 266 #define CONFIG_SYS_MAX_FLASH_BANKS      1       /* max number of memory banks           */
 267 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 268
 269 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 270 #define CONFIG_SYS_FLASH_WRITE_TOUT     1000    /* Timeout for Flash Write (in ms)      */
 271
 272 #define CONFIG_SYS_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 273 #define CONFIG_SYS_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 274 #define CONFIG_SYS_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 275 /*
 276  * The following defines are added for buggy IOP480 byte interface.
 277  * All other boards should use the standard values (CPCI405 etc.)
 278  */
 279 #define CONFIG_SYS_FLASH_READ0         0x0000  /* 0 is standard                        */
 280 #define CONFIG_SYS_FLASH_READ1         0x0001  /* 1 is standard                        */
 281 #define CONFIG_SYS_FLASH_READ2         0x0002  /* 2 is standard                        */
 282
 283 #define CONFIG_SYS_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 284
 285 #if 0 /* test-only */
 286 #define CONFIG_SYS_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 287 #define CONFIG_SYS_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 288 #endif
 289
 290 /*-----------------------------------------------------------------------
 291  * Start addresses for the final memory configuration
 292  * (Set up by the startup code)
 293  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 294  */
 295 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 296 #define CONFIG_SYS_FLASH_BASE           0xFFF80000
 297 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_TEXT_BASE
 298 #define CONFIG_SYS_MONITOR_LEN          (512 * 1024)    /* Reserve 512 kB for Monitor   */
 299 #define CONFIG_SYS_MALLOC_LEN           (4 << 20)       /* Reserve 4 MB for malloc()    */
 300
 301 #if (CONFIG_SYS_MONITOR_BASE < FLASH_BASE0_PRELIM)
 302 # define CONFIG_SYS_RAMBOOT             1
 303 #else
 304 # undef CONFIG_SYS_RAMBOOT
 305 #endif
 306
 307 /*-----------------------------------------------------------------------
 308  * Environment Variable setup
 309  */
 310 #define CONFIG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 311 #define CONFIG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 312 #define CONFIG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 313                                    /* total size of a CAT24WC16 is 2048 bytes */
 314
 315 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xF4080000              /* NVRAM base address   */
 316 #define CONFIG_SYS_NVRAM_SIZE           0x8000                  /* NVRAM size           */
 317
 318 /*-----------------------------------------------------------------------
 319  * I2C EEPROM (CAT24WC16) for environment
 320  */
 321 #define CONFIG_SYS_I2C
 322 #define CONFIG_SYS_I2C_PPC4XX
 323 #define CONFIG_SYS_I2C_PPC4XX_CH0
 324 #if 0 /* test-only */
 325 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
 326 #else
 327 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           100000
 328 #endif
 329 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
 330
 331 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT24WC08             */
 332 #define CONFIG_SYS_EEPROM_WREN         1
 333
 334 #if 1 /* test-only */
 335 /* CAT24WC08/16... */
 336 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  1       /* Bytes of address             */
 337 /* mask of address bits that overflow into the "EEPROM chip address"    */
 338 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
 339 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 340                                         /* 16 byte page write mode using*/
 341                                         /* last 4 bits of the address   */
 342 #else
 343 /* CAT24WC32/64... */
 344 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN  2       /* Bytes of address             */
 345 /* mask of address bits that overflow into the "EEPROM chip address"    */
 346 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x01
 347 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 5     /* The Catalyst CAT24WC32 has   */
 348                                         /* 32 byte page write mode using*/
 349                                         /* last 5 bits of the address   */
 350 #endif
 351 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 352
 353 /*-----------------------------------------------------------------------
 354  * External Bus Controller (EBC) Setup
 355  */
 356
 357 #define CAN_BA          0xF0000000          /* CAN Base Address                 */
 358 #define LCD_BA          0xF1000000          /* Epson LCD Base Address           */
 359 #define CONFIG_SYS_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
 360 #define CONFIG_SYS_NVRAM_BASE  0xF4080000          /* NVRAM Base Address               */
 361
 362 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 363 #define CONFIG_SYS_EBC_PB0AP           0x92015480
 364 #define CONFIG_SYS_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 365
 366 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH & NVRAM) initialization              */
 367 #define CONFIG_SYS_EBC_PB1AP           0x92015480
 368 #define CONFIG_SYS_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 369
 370 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
 371 #define CONFIG_SYS_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 372 #define CONFIG_SYS_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 373
 374 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
 375 #define CONFIG_SYS_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 376 #define CONFIG_SYS_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 377
 378 /* Memory Bank 4 (Epson LCD) initialization                                     */
 379 #define CONFIG_SYS_EBC_PB4AP   0x03805380   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=0 */
 380 #define CONFIG_SYS_EBC_PB4CR   LCD_BA | 0x7A000    /* BAS=0xF10,BS=8MB,BU=R/W,BW=16bit */
 381
 382 /*-----------------------------------------------------------------------
 383  * LCD Setup
 384  */
 385
 386 #define CONFIG_SYS_LCD_BIG_MEM         0xF1200000  /* Epson S1D13806 Mem Base Address  */
 387 #define CONFIG_SYS_LCD_BIG_REG         0xF1000000  /* Epson S1D13806 Reg Base Address  */
 388 #define CONFIG_SYS_LCD_SMALL_MEM       0xF1400000  /* Epson S1D13704 Mem Base Address  */
 389 #define CONFIG_SYS_LCD_SMALL_REG       0xF140FFE0  /* Epson S1D13704 Reg Base Address  */
 390
 391 /*-----------------------------------------------------------------------
 392  * Universal Interrupt Controller (UIC) Setup
 393  */
 394
 395 /*
 396  * define UIC_EXT0 ... UIC_EXT6 if external interrupt is active high
 397  */
 398 #define CONFIG_SYS_UIC0_POLARITY       (0xFFFFFF80 | UIC_MASK(VECNUM_EIRQ6))
 399
 400 /*-----------------------------------------------------------------------
 401  * FPGA stuff
 402  */
 403
 404 #define CONFIG_SYS_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
 405
 406 #define LCD_CLK_OFF             0x0000      /* Off                           */
 407 #define LCD_CLK_02083           0x1000      /* 2.083 MHz                     */
 408 #define LCD_CLK_03135           0x2000      /* 3.135 MHz                     */
 409 #define LCD_CLK_04165           0x3000      /* 4.165 MHz                     */
 410 #define LCD_CLK_06250           0x4000      /* 6.250 MHz                     */
 411 #define LCD_CLK_08330           0x5000      /* 8.330 MHz                     */
 412 #define LCD_CLK_12500           0x6000      /* 12.50 MHz                     */
 413 #define LCD_CLK_25000           0x7000      /* 25.00 MHz                     */
 414
 415 #define CONFIG_SYS_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 416 #define CONFIG_SYS_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 417
 418 /* FPGA program pin configuration */
 419 #define CONFIG_SYS_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 420 #define CONFIG_SYS_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 421 #define CONFIG_SYS_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 422 #define CONFIG_SYS_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 423 #define CONFIG_SYS_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 424
 425 /*-----------------------------------------------------------------------
 426  * Definitions for initial stack pointer and data area (in data cache)
 427  */
 428 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 429 #define CONFIG_SYS_TEMP_STACK_OCM        1
 430
 431 /* On Chip Memory location */
 432 #define CONFIG_SYS_OCM_DATA_ADDR        0xF8000000
 433 #define CONFIG_SYS_OCM_DATA_SIZE        0x1000
 434 #define CONFIG_SYS_INIT_RAM_ADDR        CONFIG_SYS_OCM_DATA_ADDR /* inside of SDRAM             */
 435 #define CONFIG_SYS_INIT_RAM_SIZE        CONFIG_SYS_OCM_DATA_SIZE /* Size of used area in RAM    */
 436
 437 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 438 #define CONFIG_SYS_INIT_SP_OFFSET      CONFIG_SYS_GBL_DATA_OFFSET
 439
 440 /*-----------------------------------------------------------------------
 441  * Definitions for GPIO setup (PPC405EP specific)
 442  *
 443  * GPIO0[0]     - External Bus Controller BLAST output
 444  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 445  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 446  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 447  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 448  * GPIO0[24-27] - UART0 control signal inputs/outputs
 449  * GPIO0[28-29] - UART1 data signal input/output
 450  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
 451  */
 452 #define CONFIG_SYS_GPIO0_OSRL           0x40000550
 453 #define CONFIG_SYS_GPIO0_OSRH           0x00000110
 454 #define CONFIG_SYS_GPIO0_ISR1L          0x00000000
 455 #define CONFIG_SYS_GPIO0_ISR1H          0x15555440
 456 #define CONFIG_SYS_GPIO0_TSRL           0x00000000
 457 #define CONFIG_SYS_GPIO0_TSRH           0x00000000
 458 #define CONFIG_SYS_GPIO0_TCR            0xF7FE0017
 459
 460 #define CONFIG_SYS_LCD_ENDIAN           (0x80000000 >> 7)
 461 #define CONFIG_SYS_EEPROM_WP            (0x80000000 >> 8)   /* GPIO8 */
 462 #define CONFIG_SYS_TOUCH_RST            (0x80000000 >> 9)   /* GPIO9 */
 463 #define CONFIG_SYS_LCD0_RST             (0x80000000 >> 30)
 464 #define CONFIG_SYS_LCD1_RST             (0x80000000 >> 31)
 465
 466 /*
 467  * Default speed selection (cpu_plb_opb_ebc) in mhz.
 468  * This value will be set if iic boot eprom is disabled.
 469  */
 470 #if 0
 471 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 472 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 473 #endif
 474 #if 0
 475 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 476 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 477 #endif
 478 #if 1
 479 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 480 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 481 #endif
 482
 483 #endif  /* __CONFIG_H */