include/configs/HH405.h

   1 /*
   2  * (C) Copyright 2001-2004
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * (C) Copyright 2005
   6  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   7  *
   8  * See file CREDITS for list of people who contributed to this
   9  * project.
  10  *
  11  * This program is free software; you can redistribute it and/or
  12  * modify it under the terms of the GNU General Public License as
  13  * published by the Free Software Foundation; either version 2 of
  14  * the License, or (at your option) any later version.
  15  *
  16  * This program is distributed in the hope that it will be useful,
  17  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  * GNU General Public License for more details.
  20  *
  21  * You should have received a copy of the GNU General Public License
  22  * along with this program; if not, write to the Free Software
  23  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  24  * MA 02111-1307 USA
  25  */
  26
  27 /*
  28  * board/config.h - configuration options, board specific
  29  */
  30
  31 #ifndef __CONFIG_H
  32 #define __CONFIG_H
  33
  34 /*
  35  * High Level Configuration Options
  36  * (easy to change)
  37  */
  38
  39 #define CONFIG_405EP            1       /* This is a PPC405 CPU         */
  40 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  41 #define CONFIG_HH405            1       /* ...on a HH405 board          */
  42
  43 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  44 #define CONFIG_MISC_INIT_R      1       /* call misc_init_r()           */
  45
  46 #define CONFIG_SYS_CLK_FREQ     33333400 /* external frequency to pll   */
  47
  48 #define CONFIG_BOARD_TYPES      1       /* support board types          */
  49
  50 #define CONFIG_BAUDRATE         9600
  51 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
  52
  53 #undef  CONFIG_BOOTARGS
  54 #undef  CONFIG_BOOTCOMMAND
  55
  56 #define CONFIG_PREBOOT          "autoupd"
  57
  58 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
  59
  60 #define CONFIG_MII              1       /* MII PHY management           */
  61 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
  62 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
  63
  64 #define CONFIG_PHY_CLK_FREQ     EMAC_STACR_CLK_66MHZ /* 66 MHz OPB clock*/
  65
  66 /*
  67  * Video console
  68  */
  69 #define CONFIG_VIDEO
  70 #define CONFIG_VIDEO_SM501
  71 #if 0
  72 #define CONFIG_VIDEO_SM501_32BPP
  73 #else
  74 #define CONFIG_VIDEO_SM501_16BPP
  75 #endif
  76 #define CONFIG_CFB_CONSOLE
  77 #define CONFIG_VIDEO_LOGO
  78 #define CONFIG_VGA_AS_SINGLE_DEVICE
  79 #define CONFIG_CONSOLE_EXTRA_INFO
  80 #define CONFIG_VIDEO_SW_CURSOR
  81 #define CONFIG_SPLASH_SCREEN
  82 #define CFG_CONSOLE_IS_IN_ENV
  83 #define CONFIG_SPLASH_SCREEN
  84 #define CONFIG_VIDEO_BMP_GZIP           /* gzip compressed bmp images   */
  85 #define CFG_VIDEO_LOGO_MAX_SIZE (1024*1024)     /* for decompressed img */
  86
  87 #ifdef CONFIG_VIDEO
  88 #define ADD_BMP_CMD             CFG_CMD_BMP
  89 #else
  90 #define ADD_BMP_CMD             0
  91 #endif
  92
  93 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
  94                                 CFG_CMD_DHCP    | \
  95                                 CFG_CMD_PCI     | \
  96                                 CFG_CMD_IRQ     | \
  97                                 CFG_CMD_IDE     | \
  98                                 CFG_CMD_FAT     | \
  99                                 CFG_CMD_EXT2    | \
 100                                 CFG_CMD_ELF     | \
 101                                 CFG_CMD_NAND    | \
 102                                 CFG_CMD_I2C     | \
 103                                 CFG_CMD_DATE    | \
 104                                 CFG_CMD_MII     | \
 105                                 CFG_CMD_PING    | \
 106                                 ADD_BMP_CMD     | \
 107                                 CFG_CMD_EEPROM  )
 108
 109 #define CONFIG_MAC_PARTITION
 110 #define CONFIG_DOS_PARTITION
 111
 112 #define CONFIG_SUPPORT_VFAT
 113
 114 #define CONFIG_AUTO_UPDATE      1       /* autoupdate via compactflash  */
 115 #undef CONFIG_AUTO_UPDATE_SHOW          /* use board show routine       */
 116
 117 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 118 #include <cmd_confdefs.h>
 119
 120 #undef  CONFIG_BZIP2     /* include support for bzip2 compressed images */
 121 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
 122
 123 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
 124
 125 /*
 126  * Miscellaneous configurable options
 127  */
 128 #define CFG_LONGHELP                    /* undef to save memory         */
 129 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 130
 131 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
 132 #ifdef  CFG_HUSH_PARSER
 133 #define CFG_PROMPT_HUSH_PS2     "> "
 134 #endif
 135
 136 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 137 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 138 #else
 139 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 140 #endif
 141 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 142 #define CFG_MAXARGS     16              /* max number of command args   */
 143 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 144
 145 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
 146
 147 #undef  CFG_CONSOLE_INFO_QUIET          /* print console @ startup      */
 148
 149 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
 150
 151 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
 152 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
 153
 154 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
 155 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
 156 #define CFG_BASE_BAUD       691200
 157 #define CONFIG_UART1_CONSOLE            /* define for uart1 as console  */
 158
 159 /* The following table includes the supported baudrates */
 160 #define CFG_BAUDRATE_TABLE      \
 161         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 162          57600, 115200, 230400, 460800, 921600 }
 163
 164 #define CFG_LOAD_ADDR   0x100000        /* default load address */
 165 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
 166
 167 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 168
 169 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 170
 171 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 172
 173 #define CFG_RX_ETH_BUFFER       16      /* use 16 rx buffer on 405 emac */
 174
 175 /*-----------------------------------------------------------------------
 176  * RTC stuff
 177  *-----------------------------------------------------------------------
 178  */
 179 #define CONFIG_RTC_DS1338
 180 #define CFG_I2C_RTC_ADDR        0x68
 181
 182 /*-----------------------------------------------------------------------
 183  * NAND-FLASH stuff
 184  *-----------------------------------------------------------------------
 185  */
 186 #define CFG_MAX_NAND_DEVICE     1       /* Max number of NAND devices           */
 187 #define SECTORSIZE 512
 188
 189 #define ADDR_COLUMN 1
 190 #define ADDR_PAGE 2
 191 #define ADDR_COLUMN_PAGE 3
 192
 193 #define NAND_ChipID_UNKNOWN     0x00
 194 #define NAND_MAX_FLOORS 1
 195 #define NAND_MAX_CHIPS 1
 196
 197 #define CFG_NAND_CE  (0x80000000 >> 1)  /* our CE is GPIO1 */
 198 #define CFG_NAND_CLE (0x80000000 >> 2)  /* our CLE is GPIO2 */
 199 #define CFG_NAND_ALE (0x80000000 >> 3)  /* our ALE is GPIO3 */
 200 #define CFG_NAND_RDY (0x80000000 >> 4)  /* our RDY is GPIO4 */
 201
 202 #define NAND_DISABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CE);} while(0)
 203 #define NAND_ENABLE_CE(nand) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CE);} while(0)
 204 #define NAND_CTL_CLRALE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_ALE);} while(0)
 205 #define NAND_CTL_SETALE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_ALE);} while(0)
 206 #define NAND_CTL_CLRCLE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) & ~CFG_NAND_CLE);} while(0)
 207 #define NAND_CTL_SETCLE(nandptr) do { out32(GPIO0_OR, in32(GPIO0_OR) | CFG_NAND_CLE);} while(0)
 208 #define NAND_WAIT_READY(nand) while (!(in32(GPIO0_IR) & CFG_NAND_RDY))
 209
 210 #define WRITE_NAND_COMMAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 211 #define WRITE_NAND_ADDRESS(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)(d); } while(0)
 212 #define WRITE_NAND(d, adr) do{ *(volatile __u8 *)((unsigned long)adr) = (__u8)d; } while(0)
 213 #define READ_NAND(adr) ((volatile unsigned char)(*(volatile __u8 *)(unsigned long)adr))
 214
 215 #define CFG_NAND_SKIP_BAD_DOT_I      1  /* ".i" read skips bad blocks   */
 216
 217 /*-----------------------------------------------------------------------
 218  * PCI stuff
 219  *-----------------------------------------------------------------------
 220  */
 221 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 222 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 223 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 224
 225 #define CONFIG_PCI                      /* include pci support          */
 226 #define CONFIG_PCI_HOST PCI_HOST_HOST   /* select pci host function     */
 227 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 228                                         /* resource configuration       */
 229
 230 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 231
 232 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
 233
 234 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 235 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 236 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 237 #define CFG_PCI_PTM1LA  0x00000000      /* point to sdram               */
 238 #define CFG_PCI_PTM1MS  0xfc000001      /* 64MB, enable hard-wired to 1 */
 239 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 240 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
 241 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 242 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
 243
 244 /*-----------------------------------------------------------------------
 245  * IDE/ATA stuff
 246  *-----------------------------------------------------------------------
 247  */
 248 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
 249 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 250 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
 251
 252 #define CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
 253 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 254
 255 #define CFG_ATA_BASE_ADDR       0xF0100000
 256 #define CFG_ATA_IDE0_OFFSET     0x0000
 257
 258 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O                  */
 259 #define CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
 260 #define CFG_ATA_ALT_OFFSET      0x0000  /* Offset for alternate registers       */
 261
 262 /*
 263  * For booting Linux, the board info and command line data
 264  * have to be in the first 8 MB of memory, since this is
 265  * the maximum mapped by the Linux kernel during initialization.
 266  */
 267 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 268 /*-----------------------------------------------------------------------
 269  * FLASH organization
 270  */
 271 #define FLASH_BASE0_PRELIM      0xFFC00000      /* FLASH bank #0        */
 272
 273 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks           */
 274 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
 275
 276 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 277 #define CFG_FLASH_WRITE_TOUT    1000    /* Timeout for Flash Write (in ms)      */
 278
 279 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
 280 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
 281 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
 282 /*
 283  * The following defines are added for buggy IOP480 byte interface.
 284  * All other boards should use the standard values (CPCI405 etc.)
 285  */
 286 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
 287 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
 288 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
 289
 290 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 291
 292 #if 0 /* test-only */
 293 #define CFG_JFFS2_FIRST_BANK    0           /* use for JFFS2 */
 294 #define CFG_JFFS2_NUM_BANKS     1           /* ! second bank contains U-Boot */
 295 #endif
 296
 297 /*-----------------------------------------------------------------------
 298  * Start addresses for the final memory configuration
 299  * (Set up by the startup code)
 300  * Please note that CFG_SDRAM_BASE _must_ start at 0
 301  */
 302 #define CFG_SDRAM_BASE          0x00000000
 303 #define CFG_FLASH_BASE          0xFFF80000
 304 #define CFG_MONITOR_BASE        TEXT_BASE
 305 #define CFG_MONITOR_LEN         (512 * 1024)    /* Reserve 512 kB for Monitor   */
 306 #define CFG_MALLOC_LEN          (2 * 1024*1024) /* Reserve 2 MB for malloc()    */
 307
 308 #if (CFG_MONITOR_BASE < FLASH_BASE0_PRELIM)
 309 # define CFG_RAMBOOT            1
 310 #else
 311 # undef CFG_RAMBOOT
 312 #endif
 313
 314 /*-----------------------------------------------------------------------
 315  * Environment Variable setup
 316  */
 317 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 318 #define CFG_ENV_OFFSET          0x100   /* environment starts at the beginning of the EEPROM */
 319 #define CFG_ENV_SIZE            0x700   /* 2048 bytes may be used for env vars*/
 320                                    /* total size of a CAT24WC16 is 2048 bytes */
 321
 322 #define CFG_NVRAM_BASE_ADDR     0xF4080000              /* NVRAM base address   */
 323 #define CFG_NVRAM_SIZE          0x8000                  /* NVRAM size           */
 324
 325 /*-----------------------------------------------------------------------
 326  * I2C EEPROM (CAT24WC16) for environment
 327  */
 328 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
 329 #if 0 /* test-only */
 330 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
 331 #else
 332 #define CFG_I2C_SPEED           100000  /* I2C speed and slave address */
 333 #endif
 334 #define CFG_I2C_SLAVE           0x7F
 335
 336 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT24WC08             */
 337 #define CFG_EEPROM_WREN         1
 338
 339 #if 1 /* test-only */
 340 /* CAT24WC08/16... */
 341 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
 342 /* mask of address bits that overflow into the "EEPROM chip address"    */
 343 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
 344 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
 345                                         /* 16 byte page write mode using*/
 346                                         /* last 4 bits of the address   */
 347 #else
 348 /* CAT24WC32/64... */
 349 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
 350 /* mask of address bits that overflow into the "EEPROM chip address"    */
 351 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x01
 352 #define CFG_EEPROM_PAGE_WRITE_BITS 5    /* The Catalyst CAT24WC32 has   */
 353                                         /* 32 byte page write mode using*/
 354                                         /* last 5 bits of the address   */
 355 #endif
 356 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 357 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 358
 359 /*-----------------------------------------------------------------------
 360  * Cache Configuration
 361  */
 362 #define CFG_DCACHE_SIZE         16384   /* For IBM 405 CPUs, older 405 ppc's    */
 363                                         /* have only 8kB, 16kB is save here     */
 364 #define CFG_CACHELINE_SIZE      32      /* ...                  */
 365 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 366 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
 367 #endif
 368
 369 /*-----------------------------------------------------------------------
 370  * External Bus Controller (EBC) Setup
 371  */
 372
 373 #define CAN_BA          0xF0000000          /* CAN Base Address                 */
 374 #define LCD_BA          0xF1000000          /* Epson LCD Base Address           */
 375 #define CFG_NAND_BASE   0xF4000000          /* NAND FLASH Base Address          */
 376 #define CFG_NVRAM_BASE  0xF4080000          /* NVRAM Base Address               */
 377
 378 /* Memory Bank 0 (Flash Bank 0, NOR-FLASH) initialization                       */
 379 #define CFG_EBC_PB0AP           0x92015480
 380 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 381
 382 /* Memory Bank 1 (Flash Bank 1, NAND-FLASH & NVRAM) initialization              */
 383 #define CFG_EBC_PB1AP           0x92015480
 384 #define CFG_EBC_PB1CR           0xF4018000  /* BAS=0xF40,BS=1MB,BU=R/W,BW=8bit  */
 385
 386 /* Memory Bank 2 (8 Bit Peripheral: CAN, UART, RTC) initialization              */
 387 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 388 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 389
 390 /* Memory Bank 3 (16 Bit Peripheral: FPGA internal, dig. IO) initialization     */
 391 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 392 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 393
 394 /* Memory Bank 4 (Epson LCD) initialization                                     */
 395 #define CFG_EBC_PB4AP   0x03805380   /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=0 */
 396 #define CFG_EBC_PB4CR   LCD_BA | 0x7A000    /* BAS=0xF10,BS=8MB,BU=R/W,BW=16bit */
 397
 398 /*-----------------------------------------------------------------------
 399  * LCD Setup
 400  */
 401
 402 #define CFG_LCD_BIG_MEM         0xF1200000  /* Epson S1D13806 Mem Base Address  */
 403 #define CFG_LCD_BIG_REG         0xF1000000  /* Epson S1D13806 Reg Base Address  */
 404 #define CFG_LCD_SMALL_MEM       0xF1400000  /* Epson S1D13704 Mem Base Address  */
 405 #define CFG_LCD_SMALL_REG       0xF140FFE0  /* Epson S1D13704 Reg Base Address  */
 406
 407 #define CFG_LCD_LOGO_MAX_SIZE   (1024*1024)
 408
 409 /*-----------------------------------------------------------------------
 410  * Universal Interrupt Controller (UIC) Setup
 411  */
 412
 413 /*
 414  * define UIC_EXT0 ... UIC_EXT6 if external interrupt is active high
 415  */
 416 #define CFG_UIC0_POLARITY       (0xFFFFFF80 | UIC_EXT6)
 417
 418 /*-----------------------------------------------------------------------
 419  * FPGA stuff
 420  */
 421
 422 #define CFG_FPGA_BASE_ADDR 0xF0100100       /* FPGA internal Base Address       */
 423
 424 /* FPGA internal regs */
 425 #define CFG_FPGA_CTRL           0x000
 426
 427 /* FPGA Control Reg */
 428 #define CFG_FPGA_CTRL_REV0      0x0001
 429 #define CFG_FPGA_CTRL_REV1      0x0002
 430 #define CFG_FPGA_CTRL_VGA0_BL   0x0004
 431 #define CFG_FPGA_CTRL_VGA0_BL_MODE 0x0008
 432 #define CFG_FPGA_CTRL_CF_RESET  0x0040
 433 #define CFG_FPGA_CTRL_PS2_PWR   0x0080
 434 #define CFG_FPGA_CTRL_CF_PWR    0x0100      /* low active                    */
 435 #define CFG_FPGA_CTRL_CF_BUS_EN 0x0200
 436 #define CFG_FPGA_CTRL_LCD_CLK   0x7000      /* Mask for lcd clock            */
 437
 438 #define LCD_CLK_OFF             0x0000      /* Off                           */
 439 #define LCD_CLK_02083           0x1000      /* 2.083 MHz                     */
 440 #define LCD_CLK_03135           0x2000      /* 3.135 MHz                     */
 441 #define LCD_CLK_04165           0x3000      /* 4.165 MHz                     */
 442 #define LCD_CLK_06250           0x4000      /* 6.250 MHz                     */
 443 #define LCD_CLK_08330           0x5000      /* 8.330 MHz                     */
 444 #define LCD_CLK_12500           0x6000      /* 12.50 MHz                     */
 445 #define LCD_CLK_25000           0x7000      /* 25.00 MHz                     */
 446
 447 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
 448 #define CFG_FPGA_MAX_SIZE       128*1024    /* 128kByte is enough for XC2S50E*/
 449
 450 /* FPGA program pin configuration */
 451 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
 452 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
 453 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
 454 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
 455 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
 456
 457 /*-----------------------------------------------------------------------
 458  * Definitions for initial stack pointer and data area (in data cache)
 459  */
 460 /* use on chip memory ( OCM ) for temperary stack until sdram is tested */
 461 #define CFG_TEMP_STACK_OCM        1
 462
 463 /* On Chip Memory location */
 464 #define CFG_OCM_DATA_ADDR       0xF8000000
 465 #define CFG_OCM_DATA_SIZE       0x1000
 466 #define CFG_INIT_RAM_ADDR       CFG_OCM_DATA_ADDR /* inside of SDRAM            */
 467 #define CFG_INIT_RAM_END        CFG_OCM_DATA_SIZE /* End of used area in RAM    */
 468
 469 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
 470 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 471 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 472
 473 /*-----------------------------------------------------------------------
 474  * Definitions for GPIO setup (PPC405EP specific)
 475  *
 476  * GPIO0[0]     - External Bus Controller BLAST output
 477  * GPIO0[1-9]   - Instruction trace outputs -> GPIO
 478  * GPIO0[10-13] - External Bus Controller CS_1 - CS_4 outputs
 479  * GPIO0[14-16] - External Bus Controller ABUS3-ABUS5 outputs -> GPIO
 480  * GPIO0[17-23] - External Interrupts IRQ0 - IRQ6 inputs
 481  * GPIO0[24-27] - UART0 control signal inputs/outputs
 482  * GPIO0[28-29] - UART1 data signal input/output
 483  * GPIO0[30-31] - EMAC0 and EMAC1 reject packet inputs
 484  */
 485 #define CFG_GPIO0_OSRH          0x40000550
 486 #define CFG_GPIO0_OSRL          0x00000110
 487 #define CFG_GPIO0_ISR1H         0x00000000
 488 #define CFG_GPIO0_ISR1L         0x15555440
 489 #define CFG_GPIO0_TSRH          0x00000000
 490 #define CFG_GPIO0_TSRL          0x00000000
 491 #define CFG_GPIO0_TCR           0xF7FE0017
 492
 493 #define CFG_LCD_ENDIAN          (0x80000000 >> 7)
 494 #define CFG_EEPROM_WP           (0x80000000 >> 8)   /* GPIO8 */
 495 #define CFG_TOUCH_RST           (0x80000000 >> 9)   /* GPIO9 */
 496 #define CFG_LCD0_RST            (0x80000000 >> 30)
 497 #define CFG_LCD1_RST            (0x80000000 >> 31)
 498
 499 /*
 500  * Internal Definitions
 501  *
 502  * Boot Flags
 503  */
 504 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 505 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 506
 507 /*
 508  * Default speed selection (cpu_plb_opb_ebc) in mhz.
 509  * This value will be set if iic boot eprom is disabled.
 510  */
 511 #if 0
 512 #define PLLMR0_DEFAULT   PLLMR0_266_133_66_33
 513 #define PLLMR1_DEFAULT   PLLMR1_266_133_66_33
 514 #endif
 515 #if 0
 516 #define PLLMR0_DEFAULT   PLLMR0_200_100_50_33
 517 #define PLLMR1_DEFAULT   PLLMR1_200_100_50_33
 518 #endif
 519 #if 1
 520 #define PLLMR0_DEFAULT   PLLMR0_133_66_66_33
 521 #define PLLMR1_DEFAULT   PLLMR1_133_66_66_33
 522 #endif
 523
 524 #endif  /* __CONFIG_H */