Merge with /home/wd/git/u-boot/testing-NAND/ to add new NAND handling.
[kernel/u-boot.git] / include / configs / CPCI405DT.h
1 /*
2  * (C) Copyright 2001-2004
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * See file CREDITS for list of people who contributed to this
6  * project.
7  *
8  * This program is free software; you can redistribute it and/or
9  * modify it under the terms of the GNU General Public License as
10  * published by the Free Software Foundation; either version 2 of
11  * the License, or (at your option) any later version.
12  *
13  * This program is distributed in the hope that it will be useful,
14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
16  * GNU General Public License for more details.
17  *
18  * You should have received a copy of the GNU General Public License
19  * along with this program; if not, write to the Free Software
20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
21  * MA 02111-1307 USA
22  */
23
24 /*
25  * board/config.h - configuration options, board specific
26  */
27
28 #ifndef __CONFIG_H
29 #define __CONFIG_H
30
31 /*
32  * High Level Configuration Options
33  * (easy to change)
34  */
35
36 #define CONFIG_405GP            1       /* This is a PPC405 CPU         */
37 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
38 #define CONFIG_CPCI405          1       /* ...on a CPCI405 board        */
39 #define CONFIG_CPCI405_VER2     1       /* ...version 2                 */
40
41 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
42
43 #define CONFIG_SYS_CLK_FREQ     33330000 /* external frequency to pll   */
44
45 #define CONFIG_BAUDRATE         9600
46 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
47
48 #undef  CONFIG_BOOTARGS
49 #undef  CONFIG_BOOTCOMMAND
50
51 #define CONFIG_PREBOOT                  /* enable preboot variable      */
52
53 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
54 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
55
56 #define CONFIG_MII              1       /* MII PHY management           */
57 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
58 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
59
60 #define CONFIG_RTC_M48T35A      1               /* ST Electronics M48 timekeeper */
61
62 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | \
63                                  CONFIG_BOOTP_DNS | \
64                                  CONFIG_BOOTP_DNS2 | \
65                                  CONFIG_BOOTP_SEND_HOSTNAME )
66
67 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
68                                 CFG_CMD_DHCP    | \
69                                 CFG_CMD_PCI     | \
70                                 CFG_CMD_IRQ     | \
71                                 CFG_CMD_IDE     | \
72                                 CFG_CMD_FAT     | \
73                                 CFG_CMD_ELF     | \
74                                 CFG_CMD_DATE    | \
75                                 CFG_CMD_JFFS2   | \
76                                 CFG_CMD_I2C     | \
77                                 CFG_CMD_MII     | \
78                                 CFG_CMD_PING    | \
79                                 CFG_CMD_BSP     | \
80                                 CFG_CMD_EEPROM  )
81
82 #if 0 /* test-only */
83 #define CONFIG_NETCONSOLE
84 #define CONFIG_NET_MULTI
85
86 #ifdef CONFIG_NET_MULTI
87 #define CONFIG_PHY1_ADDR        1       /* PHY address: for NetConsole  */
88 #endif
89 #endif
90
91 #define CONFIG_MAC_PARTITION
92 #define CONFIG_DOS_PARTITION
93
94 #define CONFIG_SUPPORT_VFAT
95
96 #undef  CONFIG_AUTO_UPDATE              /* autoupdate via compactflash  */
97
98 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
99 #include <cmd_confdefs.h>
100
101 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
102
103 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
104
105 /*
106  * Miscellaneous configurable options
107  */
108 #define CFG_LONGHELP                    /* undef to save memory         */
109 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
110
111 #undef  CFG_HUSH_PARSER                 /* use "hush" command parser    */
112 #ifdef  CFG_HUSH_PARSER
113 #define CFG_PROMPT_HUSH_PS2     "> "
114 #endif
115
116 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
117 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
118 #else
119 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
120 #endif
121 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
122 #define CFG_MAXARGS     16              /* max number of command args   */
123 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
124
125 #define CFG_DEVICE_NULLDEV      1       /* include nulldev device       */
126
127 #define CFG_CONSOLE_INFO_QUIET  1       /* don't print console @ startup*/
128
129 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
130
131 #define CFG_MEMTEST_START       0x0400000       /* memtest works on     */
132 #define CFG_MEMTEST_END         0x0C00000       /* 4 ... 12 MB in DRAM  */
133
134 #undef  CFG_EXT_SERIAL_CLOCK           /* no external serial clock used */
135 #define CFG_IGNORE_405_UART_ERRATA_59   /* ignore ppc405gp errata #59   */
136 #define CFG_BASE_BAUD       691200
137
138 /* The following table includes the supported baudrates */
139 #define CFG_BAUDRATE_TABLE      \
140         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
141          57600, 115200, 230400, 460800, 921600 }
142
143 #define CFG_LOAD_ADDR   0x100000        /* default load address */
144 #define CFG_EXTBDINFO   1               /* To use extended board_into (bd_t) */
145
146 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
147
148 #define CONFIG_LOOPW            1       /* enable loopw command         */
149
150 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
151
152 /* Only interrupt boot if special string is typed */
153 #define CONFIG_AUTOBOOT_KEYED 1
154 #define CONFIG_AUTOBOOT_PROMPT "Autobooting in %d seconds\n"
155 #undef  CONFIG_AUTOBOOT_DELAY_STR
156 #undef  CONFIG_AUTOBOOT_STOP_STR        /* defined via environment var  */
157 #define CONFIG_AUTOBOOT_STOP_STR2 "esdesd" /* esd special for esd access*/
158
159 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
160
161 #define CFG_RX_ETH_BUFFER       16      /* use 16 rx buffer on 405 emac */
162
163 /*-----------------------------------------------------------------------
164  * PCI stuff
165  *-----------------------------------------------------------------------
166  */
167 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
168 #define PCI_HOST_FORCE  1               /* configure as pci host        */
169 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
170
171 #define CONFIG_PCI                      /* include pci support          */
172 #define CONFIG_PCI_HOST PCI_HOST_AUTO   /* select pci host function     */
173 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
174                                         /* resource configuration       */
175
176 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
177
178 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
179
180 #define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
181
182 #define CFG_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
183 #define CFG_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
184 #define CFG_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
185 #define CFG_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
186 #define CFG_PCI_PTM1LA  (bd->bi_memstart) /* point to sdram               */
187 #define CFG_PCI_PTM1MS  (~(bd->bi_memsize - 1) | 1) /* memsize, enable hard-wired to 1 */
188 #define CFG_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
189 #define CFG_PCI_PTM2LA  0xffc00000      /* point to flash               */
190 #define CFG_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
191 #define CFG_PCI_PTM2PCI 0x04000000      /* Host: use this pci address   */
192
193 /*-----------------------------------------------------------------------
194  * IDE/ATA stuff
195  *-----------------------------------------------------------------------
196  */
197 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
198 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
199 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
200
201 #define CFG_IDE_MAXBUS          1               /* max. 1 IDE busses    */
202 #define CFG_IDE_MAXDEVICE       (CFG_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
203
204 #define CFG_ATA_BASE_ADDR       0xF0100000
205 #define CFG_ATA_IDE0_OFFSET     0x0000
206
207 #define CFG_ATA_DATA_OFFSET     0x0000  /* Offset for data I/O                  */
208 #define CFG_ATA_REG_OFFSET      0x0000  /* Offset for normal register accesses  */
209 #define CFG_ATA_ALT_OFFSET      0x0000  /* Offset for alternate registers       */
210
211 /*-----------------------------------------------------------------------
212  * Start addresses for the final memory configuration
213  * (Set up by the startup code)
214  * Please note that CFG_SDRAM_BASE _must_ start at 0
215  */
216 #define CFG_SDRAM_BASE          0x00000000
217 #define CFG_FLASH_BASE          0xFFFC0000
218 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
219 #define CFG_MONITOR_LEN         (256 * 1024)    /* Reserve 256 kB for Monitor   */
220 #define CFG_MALLOC_LEN          (128 * 1024)    /* Reserve 128 kB for malloc()  */
221
222 /*
223  * For booting Linux, the board info and command line data
224  * have to be in the first 8 MB of memory, since this is
225  * the maximum mapped by the Linux kernel during initialization.
226  */
227 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
228 /*-----------------------------------------------------------------------
229  * FLASH organization
230  */
231 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
232 #define CFG_MAX_FLASH_SECT      256     /* max number of sectors on one chip    */
233
234 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
235 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
236
237 #define CFG_FLASH_WORD_SIZE     unsigned short  /* flash word size (width)      */
238 #define CFG_FLASH_ADDR0         0x5555  /* 1st address for flash config cycles  */
239 #define CFG_FLASH_ADDR1         0x2AAA  /* 2nd address for flash config cycles  */
240 /*
241  * The following defines are added for buggy IOP480 byte interface.
242  * All other boards should use the standard values (CPCI405 etc.)
243  */
244 #define CFG_FLASH_READ0         0x0000  /* 0 is standard                        */
245 #define CFG_FLASH_READ1         0x0001  /* 1 is standard                        */
246 #define CFG_FLASH_READ2         0x0002  /* 2 is standard                        */
247
248 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
249
250 /*
251  * JFFS2 partitions
252  */
253 /* No command line, one static partition */
254 #undef CONFIG_JFFS2_CMDLINE
255 #define CONFIG_JFFS2_DEV                "nor0"
256 #define CONFIG_JFFS2_PART_SIZE          0xFFFFFFFF
257 #define CONFIG_JFFS2_PART_OFFSET        0x00000000
258
259 /* mtdparts command line support */
260
261 /* Use first bank for JFFS2, second bank contains U-Boot.
262  *
263  * Note: fake mtd_id's used, no linux mtd map file.
264  */
265 /*
266 #define CONFIG_JFFS2_CMDLINE
267 #define MTDIDS_DEFAULT          "nor0=cpci405dt-0"
268 #define MTDPARTS_DEFAULT        "mtdparts=cpci405dt-0:-(jffs2)"
269 */
270
271 #if 0 /* Use NVRAM for environment variables */
272 /*-----------------------------------------------------------------------
273  * NVRAM organization
274  */
275 #define CFG_ENV_IS_IN_NVRAM     1       /* use NVRAM for environment vars       */
276 #define CFG_ENV_SIZE            0x0ff8          /* Size of Environment vars     */
277 #define CFG_ENV_ADDR            \
278         (CFG_NVRAM_BASE_ADDR+CFG_NVRAM_SIZE-(CFG_ENV_SIZE+8))   /* Env  */
279
280 #else /* Use EEPROM for environment variables */
281
282 #define CFG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
283 #define CFG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
284 #define CFG_ENV_SIZE            0x800   /* 2048 bytes may be used for env vars*/
285                                    /* total size of a CAT24WC16 is 2048 bytes */
286 #endif
287
288 #define CFG_NVRAM_BASE_ADDR     0xf0200000              /* NVRAM base address   */
289 #define CFG_NVRAM_SIZE          (32*1024)               /* NVRAM size           */
290 #define CFG_VXWORKS_MAC_PTR     (CFG_NVRAM_BASE_ADDR+0x6900) /* VxWorks eth-addr*/
291
292 /*-----------------------------------------------------------------------
293  * I2C EEPROM (CAT24WC16) for environment
294  */
295 #define CONFIG_HARD_I2C                 /* I2c with hardware support */
296 #define CFG_I2C_SPEED           400000  /* I2C speed and slave address */
297 #define CFG_I2C_SLAVE           0x7F
298
299 #define CFG_I2C_EEPROM_ADDR     0x50    /* EEPROM CAT28WC08             */
300 #define CFG_I2C_EEPROM_ADDR_LEN 1       /* Bytes of address             */
301 /* mask of address bits that overflow into the "EEPROM chip address"    */
302 #define CFG_I2C_EEPROM_ADDR_OVERFLOW    0x07
303 #define CFG_EEPROM_PAGE_WRITE_BITS 4    /* The Catalyst CAT24WC08 has   */
304                                         /* 16 byte page write mode using*/
305                                         /* last 4 bits of the address   */
306 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
307 #define CFG_EEPROM_PAGE_WRITE_ENABLE
308
309 /*-----------------------------------------------------------------------
310  * Cache Configuration
311  */
312 #define CFG_DCACHE_SIZE         16384   /* For AMCC 405 CPUs, older 405 ppc's   */
313                                         /* have only 8kB, 16kB is save here     */
314 #define CFG_CACHELINE_SIZE      32      /* ...                  */
315 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
316 #define CFG_CACHELINE_SHIFT     5       /* log base 2 of the above value        */
317 #endif
318
319 /*
320  * Init Memory Controller:
321  *
322  * BR0/1 and OR0/1 (FLASH)
323  */
324
325 #define FLASH_BASE0_PRELIM      0xFF800000      /* FLASH bank #0        */
326 #define FLASH_BASE1_PRELIM      0xFFC00000      /* FLASH bank #1        */
327
328 /*-----------------------------------------------------------------------
329  * External Bus Controller (EBC) Setup
330  */
331
332 /* Memory Bank 0 (Flash Bank 0) initialization                                  */
333 #define CFG_EBC_PB0AP           0x92015480
334 #define CFG_EBC_PB0CR           0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
335
336 /* Memory Bank 1 (Flash Bank 1) initialization                                  */
337 #define CFG_EBC_PB1AP           0x92015480
338 #define CFG_EBC_PB1CR           0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
339
340 /* Memory Bank 2 (CAN0, 1) initialization                                       */
341 #define CFG_EBC_PB2AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
342 #define CFG_EBC_PB2CR           0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
343 #define CFG_LED_ADDR            0xF0000380
344
345 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
346 #define CFG_EBC_PB3AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
347 #define CFG_EBC_PB3CR           0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
348
349 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
350 /*#define CFG_EBC_PB4AP           0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
351 #define CFG_EBC_PB4AP           0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
352 #define CFG_EBC_PB4CR           0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
353
354 /* Memory Bank 5 (optional Quart) initialization                                */
355 #define CFG_EBC_PB5AP           0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
356 #define CFG_EBC_PB5CR           0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
357
358 /* Memory Bank 6 (FPGA internal) initialization                                 */
359 #define CFG_EBC_PB6AP           0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
360 #define CFG_EBC_PB6CR           0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
361 #define CFG_FPGA_BASE_ADDR      0xF0400000
362
363 /*-----------------------------------------------------------------------
364  * FPGA stuff
365  */
366 /* FPGA internal regs */
367 #define CFG_FPGA_MODE           0x00
368 #define CFG_FPGA_STATUS         0x02
369 #define CFG_FPGA_TS             0x04
370 #define CFG_FPGA_TS_LOW         0x06
371 #define CFG_FPGA_TS_CAP0        0x10
372 #define CFG_FPGA_TS_CAP0_LOW    0x12
373 #define CFG_FPGA_TS_CAP1        0x14
374 #define CFG_FPGA_TS_CAP1_LOW    0x16
375 #define CFG_FPGA_TS_CAP2        0x18
376 #define CFG_FPGA_TS_CAP2_LOW    0x1a
377 #define CFG_FPGA_TS_CAP3        0x1c
378 #define CFG_FPGA_TS_CAP3_LOW    0x1e
379
380 /* FPGA Mode Reg */
381 #define CFG_FPGA_MODE_CF_RESET      0x0001
382 #define CFG_FPGA_MODE_DUART_RESET   0x0002
383 #define CFG_FPGA_MODE_ENABLE_OUTPUT 0x0004     /* only set on CPCI-405 Ver 3 */
384 #define CFG_FPGA_MODE_TS_IRQ_ENABLE 0x0100
385 #define CFG_FPGA_MODE_TS_IRQ_CLEAR  0x1000
386 #define CFG_FPGA_MODE_TS_CLEAR      0x2000
387
388 /* FPGA Status Reg */
389 #define CFG_FPGA_STATUS_DIP0    0x0001
390 #define CFG_FPGA_STATUS_DIP1    0x0002
391 #define CFG_FPGA_STATUS_DIP2    0x0004
392 #define CFG_FPGA_STATUS_FLASH   0x0008
393 #define CFG_FPGA_STATUS_TS_IRQ  0x1000
394
395 #define CFG_FPGA_SPARTAN2       1           /* using Xilinx Spartan 2 now    */
396 #define CFG_FPGA_MAX_SIZE       32*1024     /* 32kByte is enough for XC2S15  */
397
398 /* FPGA program pin configuration */
399 #define CFG_FPGA_PRG            0x04000000  /* FPGA program pin (ppc output) */
400 #define CFG_FPGA_CLK            0x02000000  /* FPGA clk pin (ppc output)     */
401 #define CFG_FPGA_DATA           0x01000000  /* FPGA data pin (ppc output)    */
402 #define CFG_FPGA_INIT           0x00010000  /* FPGA init pin (ppc input)     */
403 #define CFG_FPGA_DONE           0x00008000  /* FPGA done pin (ppc input)     */
404
405 /*-----------------------------------------------------------------------
406  * Definitions for initial stack pointer and data area (in data cache)
407  */
408 #define CFG_INIT_DCACHE_CS      7       /* use cs # 7 for data cache memory    */
409
410 #define CFG_INIT_RAM_ADDR       0x40000000  /* use data cache                  */
411 #define CFG_INIT_RAM_END        0x2000  /* End of used area in RAM             */
412 #define CFG_GBL_DATA_SIZE      128  /* size in bytes reserved for initial data */
413 #define CFG_GBL_DATA_OFFSET    (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
414 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
415
416
417 /*
418  * Internal Definitions
419  *
420  * Boot Flags
421  */
422 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
423 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
424
425 #endif  /* __CONFIG_H */