Merge branch 'master' of git://www.denx.de/git/u-boot-imx
[platform/kernel/u-boot.git] / include / configs / CPCI4052.h
1 /*
2  * (C) Copyright 2001-2004
3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
4  *
5  * SPDX-License-Identifier:     GPL-2.0+
6  */
7
8 /*
9  * board/config.h - configuration options, board specific
10  */
11
12 #ifndef __CONFIG_H
13 #define __CONFIG_H
14
15 /*
16  * High Level Configuration Options
17  * (easy to change)
18  */
19
20 #define CONFIG_405GP            1       /* This is a PPC405 CPU         */
21 #define CONFIG_CPCI405          1       /* ...on a CPCI405 board        */
22 #define CONFIG_CPCI405_VER2     1       /* ...version 2                 */
23 #undef  CONFIG_CPCI405_6U               /* enable this for 6U boards    */
24
25 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
26 #define CONFIG_SYS_GENERIC_BOARD
27 #define CONFIG_DISPLAY_BOARDINFO
28
29 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
30 #define CONFIG_MISC_INIT_R       1      /* call misc_init_r()           */
31
32 #define CONFIG_SYS_CLK_FREQ     33330000 /* external frequency to pll   */
33
34 #define CONFIG_BAUDRATE         9600
35 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
36
37 #undef  CONFIG_BOOTARGS
38 #undef  CONFIG_BOOTCOMMAND
39
40 #define CONFIG_PREBOOT                  /* enable preboot variable      */
41
42 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
43 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
44
45 #define CONFIG_PPC4xx_EMAC
46 #define CONFIG_MII              1       /* MII PHY management           */
47 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
48 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
49 #define CONFIG_RESET_PHY_R      1       /* use reset_phy() to disable phy sleep mode */
50
51 #undef  CONFIG_HAS_ETH1
52
53 #define CONFIG_RTC_M48T35A      1               /* ST Electronics M48 timekeeper */
54
55 /*
56  * BOOTP options
57  */
58 #define CONFIG_BOOTP_SUBNETMASK
59 #define CONFIG_BOOTP_GATEWAY
60 #define CONFIG_BOOTP_HOSTNAME
61 #define CONFIG_BOOTP_BOOTPATH
62 #define CONFIG_BOOTP_DNS
63 #define CONFIG_BOOTP_DNS2
64 #define CONFIG_BOOTP_SEND_HOSTNAME
65
66
67 /*
68  * Command line configuration.
69  */
70 #define CONFIG_CMD_DHCP
71 #define CONFIG_CMD_PCI
72 #define CONFIG_CMD_IRQ
73 #define CONFIG_CMD_IDE
74 #define CONFIG_CMD_FAT
75 #define CONFIG_CMD_ELF
76 #define CONFIG_CMD_DATE
77 #define CONFIG_CMD_I2C
78 #define CONFIG_CMD_MII
79 #define CONFIG_CMD_PING
80 #define CONFIG_CMD_BSP
81 #define CONFIG_CMD_EEPROM
82
83 #define CONFIG_MAC_PARTITION
84 #define CONFIG_DOS_PARTITION
85
86 #define CONFIG_SUPPORT_VFAT
87
88 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
89
90 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
91
92 /*
93  * Miscellaneous configurable options
94  */
95 #undef CONFIG_SYS_LONGHELP                      /* undef to save memory         */
96
97 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
98
99 #if defined(CONFIG_CMD_KGDB)
100 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
101 #else
102 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
103 #endif
104 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
105 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
106 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
107
108 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
109
110 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
111
112 #define CONFIG_AUTO_COMPLETE    1       /* add autocompletion support   */
113
114 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
115 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
116
117 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
118 #define CONFIG_SYS_NS16550
119 #define CONFIG_SYS_NS16550_SERIAL
120 #define CONFIG_SYS_NS16550_REG_SIZE     1
121 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
122
123 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
124 #define CONFIG_SYS_BASE_BAUD        691200
125
126 /* The following table includes the supported baudrates */
127 #define CONFIG_SYS_BAUDRATE_TABLE       \
128         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
129          57600, 115200, 230400, 460800, 921600 }
130
131 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
132 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
133
134 #define CONFIG_CMDLINE_EDITING          /* add command line history     */
135
136 #define CONFIG_LOOPW            1       /* enable loopw command         */
137
138 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
139
140 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
141
142 #define CONFIG_SYS_RX_ETH_BUFFER        16      /* use 16 rx buffer on 405 emac */
143
144 /*-----------------------------------------------------------------------
145  * PCI stuff
146  *-----------------------------------------------------------------------
147  */
148 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
149 #define PCI_HOST_FORCE  1               /* configure as pci host        */
150 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
151
152 #define CONFIG_PCI                      /* include pci support          */
153 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
154 #define CONFIG_PCI_HOST PCI_HOST_AUTO   /* select pci host function     */
155 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
156                                         /* resource configuration       */
157
158 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
159
160 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
161
162 #define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
163
164 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
165 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
166 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
167 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
168 #define CONFIG_SYS_PCI_PTM1LA  (bd->bi_memstart) /* point to sdram               */
169 #define CONFIG_SYS_PCI_PTM1MS  (~(bd->bi_memsize - 1) | 1) /* memsize, enable hard-wired to 1 */
170 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
171 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
172 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
173 #define CONFIG_SYS_PCI_PTM2PCI (bd->bi_memsize) /* host use this pci address */
174
175 #define CONFIG_PCI_4xx_PTM_OVERWRITE    1 /* overwrite PTMx settings by env */
176
177 /*-----------------------------------------------------------------------
178  * IDE/ATA stuff
179  *-----------------------------------------------------------------------
180  */
181 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
182 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
183 #define CONFIG_IDE_RESET        1       /* reset for ide supported      */
184
185 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
186 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
187
188 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
189 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
190
191 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
192 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register accesses  */
193 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers       */
194
195 /*-----------------------------------------------------------------------
196  * Start addresses for the final memory configuration
197  * (Set up by the startup code)
198  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
199  */
200 #define CONFIG_SYS_SDRAM_BASE           0x00000000
201 #define CONFIG_SYS_FLASH_BASE           0xFFFC0000
202 #define CONFIG_SYS_MONITOR_BASE CONFIG_SYS_FLASH_BASE
203 #define CONFIG_SYS_MONITOR_LEN          (256 * 1024)    /* Reserve 256 kB for Monitor   */
204 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserve 128 kB for malloc()  */
205
206 #define CONFIG_PRAM             0       /* use pram variable to overwrite */
207
208 /*
209  * For booting Linux, the board info and command line data
210  * have to be in the first 8 MB of memory, since this is
211  * the maximum mapped by the Linux kernel during initialization.
212  */
213 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
214
215 #define CONFIG_OF_LIBFDT
216 #define CONFIG_OF_BOARD_SETUP
217
218 /*-----------------------------------------------------------------------
219  * FLASH organization
220  */
221 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
222 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
223
224 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
225 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
226
227 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
228 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
229 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
230 /*
231  * The following defines are added for buggy IOP480 byte interface.
232  * All other boards should use the standard values (CPCI405 etc.)
233  */
234 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
235 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
236 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
237
238 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
239
240 #if 0 /* Use NVRAM for environment variables */
241 /*-----------------------------------------------------------------------
242  * NVRAM organization
243  */
244 #define CONFIG_ENV_IS_IN_NVRAM  1       /* use NVRAM for environment vars       */
245 #define CONFIG_ENV_SIZE         0x0ff8          /* Size of Environment vars     */
246 #define CONFIG_ENV_ADDR         \
247         (CONFIG_SYS_NVRAM_BASE_ADDR+CONFIG_SYS_NVRAM_SIZE-(CONFIG_ENV_SIZE+8))  /* Env  */
248
249 #else /* Use EEPROM for environment variables */
250
251 #define CONFIG_ENV_IS_IN_EEPROM 1       /* use EEPROM for environment vars */
252 #define CONFIG_ENV_OFFSET               0x000   /* environment starts at the beginning of the EEPROM */
253 #define CONFIG_ENV_SIZE         0x800   /* 2048 bytes may be used for env vars*/
254                                    /* total size of a CAT24WC16 is 2048 bytes */
255 #endif
256
257 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xf0200000              /* NVRAM base address   */
258 #define CONFIG_SYS_NVRAM_SIZE           (32*1024)               /* NVRAM size           */
259 #define CONFIG_SYS_VXWORKS_MAC_PTR     (CONFIG_SYS_NVRAM_BASE_ADDR+0x6900) /* VxWorks eth-addr*/
260
261 /*-----------------------------------------------------------------------
262  * I2C EEPROM (CAT24WC16) for environment
263  */
264 #define CONFIG_SYS_I2C
265 #define CONFIG_SYS_I2C_PPC4XX
266 #define CONFIG_SYS_I2C_PPC4XX_CH0
267 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
268 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
269
270 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
271 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
272 /* mask of address bits that overflow into the "EEPROM chip address"    */
273 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
274 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
275                                         /* 16 byte page write mode using*/
276                                         /* last 4 bits of the address   */
277 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
278
279 /*
280  * Init Memory Controller:
281  *
282  * BR0/1 and OR0/1 (FLASH)
283  */
284
285 #define FLASH_BASE0_PRELIM      0xFF800000      /* FLASH bank #0        */
286 #define FLASH_BASE1_PRELIM      0xFFC00000      /* FLASH bank #1        */
287
288 /*-----------------------------------------------------------------------
289  * External Bus Controller (EBC) Setup
290  */
291
292 /* Memory Bank 0 (Flash Bank 0) initialization                                  */
293 #define CONFIG_SYS_EBC_PB0AP            0x92015480
294 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
295
296 /* Memory Bank 1 (Flash Bank 1) initialization                                  */
297 #define CONFIG_SYS_EBC_PB1AP            0x92015480
298 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
299
300 /* Memory Bank 2 (CAN0, 1) initialization                                       */
301 #define CONFIG_SYS_EBC_PB2AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
302 #define CONFIG_SYS_EBC_PB2CR            0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
303 #define CONFIG_SYS_LED_ADDR             0xF0000380
304
305 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
306 #define CONFIG_SYS_EBC_PB3AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
307 #define CONFIG_SYS_EBC_PB3CR            0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
308
309 /* Memory Bank 4 (NVRAM/RTC) initialization                                     */
310 /*#define CONFIG_SYS_EBC_PB4AP            0x01805280  / * TWT=3,WBN=1,WBF=1,TH=1,SOR=1     */
311 #define CONFIG_SYS_EBC_PB4AP            0x01805680  /* TWT=3,WBN=1,WBF=1,TH=3,SOR=1     */
312 #define CONFIG_SYS_EBC_PB4CR            0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
313
314 /* Memory Bank 5 (optional Quart) initialization                                */
315 #define CONFIG_SYS_EBC_PB5AP            0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
316 #define CONFIG_SYS_EBC_PB5CR            0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
317
318 /* Memory Bank 6 (FPGA internal) initialization                                 */
319 #define CONFIG_SYS_EBC_PB6AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
320 #define CONFIG_SYS_EBC_PB6CR            0xF041A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
321 #define CONFIG_SYS_FPGA_BASE_ADDR       0xF0400000
322
323 /*-----------------------------------------------------------------------
324  * FPGA stuff
325  */
326 /* FPGA internal regs */
327 #define CONFIG_SYS_FPGA_MODE            0x00
328 #define CONFIG_SYS_FPGA_STATUS          0x02
329 #define CONFIG_SYS_FPGA_TS              0x04
330 #define CONFIG_SYS_FPGA_TS_LOW          0x06
331 #define CONFIG_SYS_FPGA_TS_CAP0 0x10
332 #define CONFIG_SYS_FPGA_TS_CAP0_LOW     0x12
333 #define CONFIG_SYS_FPGA_TS_CAP1 0x14
334 #define CONFIG_SYS_FPGA_TS_CAP1_LOW     0x16
335 #define CONFIG_SYS_FPGA_TS_CAP2 0x18
336 #define CONFIG_SYS_FPGA_TS_CAP2_LOW     0x1a
337 #define CONFIG_SYS_FPGA_TS_CAP3 0x1c
338 #define CONFIG_SYS_FPGA_TS_CAP3_LOW     0x1e
339
340 /* FPGA Mode Reg */
341 #define CONFIG_SYS_FPGA_MODE_CF_RESET       0x0001
342 #define CONFIG_SYS_FPGA_MODE_DUART_RESET   0x0002
343 #define CONFIG_SYS_FPGA_MODE_ENABLE_OUTPUT 0x0004     /* only set on CPCI-405 Ver 3 */
344 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_ENABLE 0x0100
345 #define CONFIG_SYS_FPGA_MODE_TS_IRQ_CLEAR  0x1000
346 #define CONFIG_SYS_FPGA_MODE_TS_CLEAR       0x2000
347
348 /* FPGA Status Reg */
349 #define CONFIG_SYS_FPGA_STATUS_DIP0     0x0001
350 #define CONFIG_SYS_FPGA_STATUS_DIP1     0x0002
351 #define CONFIG_SYS_FPGA_STATUS_DIP2     0x0004
352 #define CONFIG_SYS_FPGA_STATUS_FLASH    0x0008
353 #define CONFIG_SYS_FPGA_STATUS_TS_IRQ   0x1000
354
355 #define CONFIG_SYS_FPGA_SPARTAN2        1           /* using Xilinx Spartan 2 now    */
356 #define CONFIG_SYS_FPGA_MAX_SIZE        32*1024     /* 32kByte is enough for XC2S15  */
357
358 /* FPGA program pin configuration */
359 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
360 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output)     */
361 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output)    */
362 #define CONFIG_SYS_FPGA_INIT            0x00010000  /* FPGA init pin (ppc input)     */
363 #define CONFIG_SYS_FPGA_DONE            0x00008000  /* FPGA done pin (ppc input)     */
364
365 /*-----------------------------------------------------------------------
366  * Definitions for initial stack pointer and data area (in data cache)
367  */
368 #define CONFIG_SYS_INIT_DCACHE_CS       7       /* use cs # 7 for data cache memory    */
369
370 #define CONFIG_SYS_INIT_RAM_ADDR        0x40000000  /* use data cache                  */
371 #define CONFIG_SYS_INIT_RAM_SIZE        0x2000  /* Size of used area in RAM            */
372 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
373 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
374
375 #endif  /* __CONFIG_H */