include/configs/CPCI405.h

   1 /*
   2  * (C) Copyright 2001
   3  * Stefan Roese, esd gmbh germany, stefan.roese@esd-electronics.com
   4  *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6  */
   7
   8 /*
   9  * board/config.h - configuration options, board specific
  10  */
  11
  12 #ifndef __CONFIG_H
  13 #define __CONFIG_H
  14
  15 /*
  16  * High Level Configuration Options
  17  * (easy to change)
  18  */
  19
  20 #define CONFIG_405GP            1       /* This is a PPC405 CPU         */
  21 #define CONFIG_4xx              1       /* ...member of PPC4xx family   */
  22 #define CONFIG_CPCI405          1       /* ...on a CPCI405 board        */
  23
  24 #define CONFIG_SYS_TEXT_BASE    0xFFFC0000
  25
  26 #define CONFIG_BOARD_EARLY_INIT_F 1     /* call board_early_init_f()    */
  27 #define CONFIG_MISC_INIT_R       1      /* call misc_init_r()           */
  28
  29 #define CONFIG_SYS_CLK_FREQ     33000000 /* external frequency to pll   */
  30
  31 #define CONFIG_BAUDRATE         9600
  32 #define CONFIG_BOOTDELAY        3       /* autoboot after 3 seconds     */
  33
  34 #undef  CONFIG_BOOTARGS
  35 #undef  CONFIG_BOOTCOMMAND
  36
  37 #define CONFIG_PREBOOT                  /* enable preboot variable      */
  38
  39 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  40 #define CONFIG_SYS_LOADS_BAUD_CHANGE    1       /* allow baudrate change        */
  41
  42 #define CONFIG_PPC4xx_EMAC
  43 #define CONFIG_MII              1       /* MII PHY management           */
  44 #define CONFIG_PHY_ADDR         0       /* PHY address                  */
  45 #define CONFIG_LXT971_NO_SLEEP  1       /* disable sleep mode in LXT971 */
  46 #define CONFIG_RESET_PHY_R      1       /* use reset_phy() to disable phy sleep mode */
  47
  48 #undef  CONFIG_HAS_ETH1
  49
  50 /*
  51  * BOOTP options
  52  */
  53 #define CONFIG_BOOTP_SUBNETMASK
  54 #define CONFIG_BOOTP_GATEWAY
  55 #define CONFIG_BOOTP_HOSTNAME
  56 #define CONFIG_BOOTP_BOOTPATH
  57 #define CONFIG_BOOTP_DNS
  58 #define CONFIG_BOOTP_DNS2
  59 #define CONFIG_BOOTP_SEND_HOSTNAME
  60
  61
  62 /*
  63  * Command line configuration.
  64  */
  65 #include <config_cmd_default.h>
  66
  67 #define CONFIG_CMD_DHCP
  68 #define CONFIG_CMD_PCI
  69 #define CONFIG_CMD_IRQ
  70 #define CONFIG_CMD_IDE
  71 #define CONFIG_CMD_FAT
  72 #define CONFIG_CMD_ELF
  73 #define CONFIG_CMD_MII
  74 #define CONFIG_CMD_EEPROM
  75
  76
  77 #define CONFIG_MAC_PARTITION
  78 #define CONFIG_DOS_PARTITION
  79
  80 #define CONFIG_SUPPORT_VFAT
  81
  82 #undef  CONFIG_WATCHDOG                 /* watchdog disabled            */
  83
  84 #define CONFIG_SDRAM_BANK0      1       /* init onboard SDRAM bank 0    */
  85
  86 /*
  87  * Miscellaneous configurable options
  88  */
  89 #define CONFIG_SYS_LONGHELP                     /* undef to save memory         */
  90
  91 #undef  CONFIG_SYS_HUSH_PARSER                  /* use "hush" command parser    */
  92
  93 #if defined(CONFIG_CMD_KGDB)
  94 #define CONFIG_SYS_CBSIZE       1024            /* Console I/O Buffer Size      */
  95 #else
  96 #define CONFIG_SYS_CBSIZE       256             /* Console I/O Buffer Size      */
  97 #endif
  98 #define CONFIG_SYS_PBSIZE (CONFIG_SYS_CBSIZE+sizeof(CONFIG_SYS_PROMPT)+16) /* Print Buffer Size */
  99 #define CONFIG_SYS_MAXARGS      16              /* max number of command args   */
 100 #define CONFIG_SYS_BARGSIZE     CONFIG_SYS_CBSIZE       /* Boot Argument Buffer Size    */
 101
 102 #define CONFIG_SYS_DEVICE_NULLDEV       1       /* include nulldev device       */
 103
 104 #define CONFIG_SYS_CONSOLE_INFO_QUIET   1       /* don't print console @ startup*/
 105
 106 #define CONFIG_SYS_MEMTEST_START        0x0400000       /* memtest works on     */
 107 #define CONFIG_SYS_MEMTEST_END          0x0C00000       /* 4 ... 12 MB in DRAM  */
 108
 109 #define CONFIG_CONS_INDEX       1       /* Use UART0                    */
 110 #define CONFIG_SYS_NS16550
 111 #define CONFIG_SYS_NS16550_SERIAL
 112 #define CONFIG_SYS_NS16550_REG_SIZE     1
 113 #define CONFIG_SYS_NS16550_CLK          get_serial_clock()
 114
 115 #undef  CONFIG_SYS_EXT_SERIAL_CLOCK            /* no external serial clock used */
 116 #define CONFIG_SYS_BASE_BAUD        691200
 117
 118 /* The following table includes the supported baudrates */
 119 #define CONFIG_SYS_BAUDRATE_TABLE       \
 120         { 300, 600, 1200, 2400, 4800, 9600, 19200, 38400,     \
 121          57600, 115200, 230400, 460800, 921600 }
 122
 123 #define CONFIG_SYS_LOAD_ADDR    0x100000        /* default load address */
 124 #define CONFIG_SYS_EXTBDINFO    1               /* To use extended board_into (bd_t) */
 125
 126 #define CONFIG_LOOPW            1       /* enable loopw command         */
 127
 128 #define CONFIG_ZERO_BOOTDELAY_CHECK     /* check for keypress on bootdelay==0 */
 129
 130 /*-----------------------------------------------------------------------
 131  * PCI stuff
 132  *-----------------------------------------------------------------------
 133  */
 134 #define PCI_HOST_ADAPTER 0              /* configure as pci adapter     */
 135 #define PCI_HOST_FORCE  1               /* configure as pci host        */
 136 #define PCI_HOST_AUTO   2               /* detected via arbiter enable  */
 137
 138 #define CONFIG_PCI                      /* include pci support          */
 139 #define CONFIG_PCI_INDIRECT_BRIDGE      /* indirect PCI bridge support */
 140 #define CONFIG_PCI_HOST PCI_HOST_AUTO   /* select pci host function     */
 141 #define CONFIG_PCI_PNP                  /* do pci plug-and-play         */
 142                                         /* resource configuration       */
 143
 144 #define CONFIG_PCI_SCAN_SHOW            /* print pci devices @ startup  */
 145
 146 #define CONFIG_PCI_CONFIG_HOST_BRIDGE 1 /* don't skip host bridge config*/
 147
 148 #define CONFIG_PCI_BOOTDELAY    0       /* enable pci bootdelay variable*/
 149
 150 #define CONFIG_SYS_PCI_SUBSYS_VENDORID 0x12FE  /* PCI Vendor ID: esd gmbh      */
 151 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID 0x0405  /* PCI Device ID: CPCI-405      */
 152 #define CONFIG_SYS_PCI_SUBSYS_DEVICEID2 0x0406 /* PCI Device ID: CPCI-405-A    */
 153 #define CONFIG_SYS_PCI_CLASSCODE       0x0b20  /* PCI Class Code: Processor/PPC*/
 154 #define CONFIG_SYS_PCI_PTM1LA  (bd->bi_memstart) /* point to sdram               */
 155 #define CONFIG_SYS_PCI_PTM1MS  (~(bd->bi_memsize - 1) | 1) /* memsize, enable hard-wired to 1 */
 156 #define CONFIG_SYS_PCI_PTM1PCI 0x00000000      /* Host: use this pci address   */
 157 #define CONFIG_SYS_PCI_PTM2LA  0xffc00000      /* point to flash               */
 158 #define CONFIG_SYS_PCI_PTM2MS  0xffc00001      /* 4MB, enable                  */
 159 #define CONFIG_SYS_PCI_PTM2PCI (bd->bi_memsize) /* host use this pci address */
 160
 161 #define CONFIG_PCI_4xx_PTM_OVERWRITE    1 /* overwrite PTMx settings by env */
 162
 163 /*-----------------------------------------------------------------------
 164  * IDE/ATA stuff
 165  *-----------------------------------------------------------------------
 166  */
 167 #undef  CONFIG_IDE_8xx_DIRECT               /* no pcmcia interface required */
 168 #undef  CONFIG_IDE_LED                  /* no led for ide supported     */
 169 #undef  CONFIG_IDE_RESET                /* no reset for ide supported   */
 170
 171 #define CONFIG_SYS_IDE_MAXBUS           1               /* max. 1 IDE busses    */
 172 #define CONFIG_SYS_IDE_MAXDEVICE        (CONFIG_SYS_IDE_MAXBUS*1) /* max. 1 drives per IDE bus */
 173
 174 #define CONFIG_SYS_ATA_BASE_ADDR        0xF0100000
 175 #define CONFIG_SYS_ATA_IDE0_OFFSET      0x0000
 176
 177 #define CONFIG_SYS_ATA_DATA_OFFSET      0x0000  /* Offset for data I/O                  */
 178 #define CONFIG_SYS_ATA_REG_OFFSET       0x0000  /* Offset for normal register accesses  */
 179 #define CONFIG_SYS_ATA_ALT_OFFSET       0x0000  /* Offset for alternate registers       */
 180
 181 /*-----------------------------------------------------------------------
 182  * Start addresses for the final memory configuration
 183  * (Set up by the startup code)
 184  * Please note that CONFIG_SYS_SDRAM_BASE _must_ start at 0
 185  */
 186 #define CONFIG_SYS_SDRAM_BASE           0x00000000
 187 #define CONFIG_SYS_FLASH_BASE           CONFIG_SYS_TEXT_BASE
 188 #define CONFIG_SYS_MONITOR_BASE         CONFIG_SYS_TEXT_BASE
 189 #define CONFIG_SYS_MONITOR_LEN          (~(CONFIG_SYS_TEXT_BASE) + 1)
 190 #define CONFIG_SYS_MALLOC_LEN           (128 * 1024)    /* Reserve 128 kB for malloc()  */
 191
 192 /*
 193  * For booting Linux, the board info and command line data
 194  * have to be in the first 8 MB of memory, since this is
 195  * the maximum mapped by the Linux kernel during initialization.
 196  */
 197 #define CONFIG_SYS_BOOTMAPSZ            (8 << 20)       /* Initial Memory map for Linux */
 198 /*-----------------------------------------------------------------------
 199  * FLASH organization
 200  */
 201 #define CONFIG_SYS_MAX_FLASH_BANKS      2       /* max number of memory banks           */
 202 #define CONFIG_SYS_MAX_FLASH_SECT       256     /* max number of sectors on one chip    */
 203
 204 #define CONFIG_SYS_FLASH_ERASE_TOUT     120000  /* Timeout for Flash Erase (in ms)      */
 205 #define CONFIG_SYS_FLASH_WRITE_TOUT     500     /* Timeout for Flash Write (in ms)      */
 206
 207 #define CONFIG_SYS_FLASH_WORD_SIZE      unsigned short  /* flash word size (width)      */
 208 #define CONFIG_SYS_FLASH_ADDR0          0x5555  /* 1st address for flash config cycles  */
 209 #define CONFIG_SYS_FLASH_ADDR1          0x2AAA  /* 2nd address for flash config cycles  */
 210 /*
 211  * The following defines are added for buggy IOP480 byte interface.
 212  * All other boards should use the standard values (CPCI405 etc.)
 213  */
 214 #define CONFIG_SYS_FLASH_READ0          0x0000  /* 0 is standard                        */
 215 #define CONFIG_SYS_FLASH_READ1          0x0001  /* 1 is standard                        */
 216 #define CONFIG_SYS_FLASH_READ2          0x0002  /* 2 is standard                        */
 217
 218 #define CONFIG_SYS_FLASH_EMPTY_INFO             /* print 'E' for empty sector on flinfo */
 219
 220 #define CONFIG_SYS_NVRAM_BASE_ADDR      0xf0200000              /* NVRAM base address   */
 221 #define CONFIG_SYS_NVRAM_SIZE           (32*1024)               /* NVRAM size           */
 222 #define CONFIG_SYS_VXWORKS_MAC_PTR     (CONFIG_SYS_NVRAM_BASE_ADDR+0x6900) /* VxWorks eth-addr*/
 223
 224 #if 1 /* Use NVRAM for environment variables */
 225 /*-----------------------------------------------------------------------
 226  * NVRAM organization
 227  */
 228 #define CONFIG_ENV_IS_IN_NVRAM  1       /* use NVRAM for environment vars       */
 229 #define CONFIG_ENV_SIZE         0x1000          /* Size of Environment vars     */
 230 #define CONFIG_ENV_ADDR         \
 231         (CONFIG_SYS_NVRAM_BASE_ADDR+CONFIG_SYS_NVRAM_SIZE-CONFIG_ENV_SIZE)      /* Env  */
 232
 233 #else /* Use EEPROM for environment variables */
 234
 235 #define CONFIG_ENV_IS_IN_EEPROM    1       /* use EEPROM for environment vars */
 236 #define CONFIG_ENV_OFFSET          0x000   /* environment starts at the beginning of the EEPROM */
 237 #define CONFIG_ENV_SIZE            0x400   /* 1024 bytes may be used for env vars */
 238                                    /* total size of a CAT24WC08 is 1024 bytes */
 239 #endif
 240
 241 /*-----------------------------------------------------------------------
 242  * I2C EEPROM (CAT24WC08) for environment
 243  */
 244 #define CONFIG_SYS_I2C
 245 #define CONFIG_SYS_I2C_PPC4XX
 246 #define CONFIG_SYS_I2C_PPC4XX_CH0
 247 #define CONFIG_SYS_I2C_PPC4XX_SPEED_0           400000
 248 #define CONFIG_SYS_I2C_PPC4XX_SLAVE_0           0x7F
 249
 250 #define CONFIG_SYS_I2C_EEPROM_ADDR      0x50    /* EEPROM CAT28WC08             */
 251 #define CONFIG_SYS_I2C_EEPROM_ADDR_LEN 1        /* Bytes of address             */
 252 /* mask of address bits that overflow into the "EEPROM chip address"    */
 253 #define CONFIG_SYS_I2C_EEPROM_ADDR_OVERFLOW     0x07
 254 #define CONFIG_SYS_EEPROM_PAGE_WRITE_BITS 4     /* The Catalyst CAT24WC08 has   */
 255                                         /* 16 byte page write mode using*/
 256                                         /* last 4 bits of the address   */
 257 #define CONFIG_SYS_EEPROM_PAGE_WRITE_DELAY_MS   10   /* and takes up to 10 msec */
 258
 259 /*
 260  * Init Memory Controller:
 261  *
 262  * BR0/1 and OR0/1 (FLASH)
 263  */
 264
 265 #define FLASH_BASE0_PRELIM      0xFF800000      /* FLASH bank #0        */
 266 #define FLASH_BASE1_PRELIM      0xFFC00000      /* FLASH bank #1        */
 267
 268 /*-----------------------------------------------------------------------
 269  * External Bus Controller (EBC) Setup
 270  */
 271
 272 /* Memory Bank 0 (Flash Bank 0) initialization                                  */
 273 #define CONFIG_SYS_EBC_PB0AP            0x92015480
 274 #define CONFIG_SYS_EBC_PB0CR            0xFFC5A000  /* BAS=0xFFC,BS=4MB,BU=R/W,BW=16bit */
 275
 276 /* Memory Bank 1 (Flash Bank 1) initialization                                  */
 277 #define CONFIG_SYS_EBC_PB1AP            0x92015480
 278 #define CONFIG_SYS_EBC_PB1CR            0xFF85A000  /* BAS=0xFF8,BS=4MB,BU=R/W,BW=16bit */
 279
 280 /* Memory Bank 2 (CAN0, 1, 2, Codeswitch) initialization                        */
 281 #define CONFIG_SYS_EBC_PB2AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 282 #define CONFIG_SYS_EBC_PB2CR            0xF0018000  /* BAS=0xF00,BS=1MB,BU=R/W,BW=8bit  */
 283
 284 /* Memory Bank 3 (CompactFlash IDE) initialization                              */
 285 #define CONFIG_SYS_EBC_PB3AP            0x010053C0  /* BWT=2,WBN=1,WBF=1,TH=1,RE=1,SOR=1,BEM=1 */
 286 #define CONFIG_SYS_EBC_PB3CR            0xF011A000  /* BAS=0xF01,BS=1MB,BU=R/W,BW=16bit */
 287
 288 /* Memory Bank 4 (NVRAM) initialization                                         */
 289 #define CONFIG_SYS_EBC_PB4AP            0x01005280  /* TWT=2,WBN=1,WBF=1,TH=1,SOR=1     */
 290 #define CONFIG_SYS_EBC_PB4CR            0xF0218000  /* BAS=0xF02,BS=1MB,BU=R/W,BW=8bit  */
 291
 292 /* Memory Bank 5 (Quart) initialization                                         */
 293 #define CONFIG_SYS_EBC_PB5AP            0x04005B80  /* TWT=8,WBN=1,WBF=1,TH=5,RE=1,SOR=1*/
 294 #define CONFIG_SYS_EBC_PB5CR            0xF0318000  /* BAS=0xF03,BS=1MB,BU=R/W,BW=8bit  */
 295
 296 /*-----------------------------------------------------------------------
 297  * FPGA stuff
 298  */
 299
 300 /* FPGA program pin configuration */
 301 #define CONFIG_SYS_FPGA_PRG             0x04000000  /* FPGA program pin (ppc output) */
 302 #define CONFIG_SYS_FPGA_CLK             0x02000000  /* FPGA clk pin (ppc output)     */
 303 #define CONFIG_SYS_FPGA_DATA            0x01000000  /* FPGA data pin (ppc output)    */
 304 #define CONFIG_SYS_FPGA_INIT            0x00400000  /* FPGA init pin (ppc input)     */
 305 #define CONFIG_SYS_FPGA_DONE            0x00800000  /* FPGA done pin (ppc input)     */
 306
 307 /*-----------------------------------------------------------------------
 308  * Definitions for initial stack pointer and data area (in data cache)
 309  */
 310 #if 1 /* test-only */
 311 #define CONFIG_SYS_INIT_DCACHE_CS       7       /* use cs # 7 for data cache memory    */
 312
 313 #define CONFIG_SYS_INIT_RAM_ADDR        0x40000000  /* use data cache                  */
 314 #else
 315 #define CONFIG_SYS_INIT_RAM_ADDR        0x00df0000 /* inside of SDRAM                   */
 316 #endif
 317 #define CONFIG_SYS_INIT_RAM_SIZE        0x2000  /* Size of used area in RAM            */
 318 #define CONFIG_SYS_GBL_DATA_OFFSET    (CONFIG_SYS_INIT_RAM_SIZE - GENERATED_GBL_DATA_SIZE)
 319 #define CONFIG_SYS_INIT_SP_OFFSET       CONFIG_SYS_GBL_DATA_OFFSET
 320
 321 #endif  /* __CONFIG_H */