include/configs/CCM.h

   1 /*
   2  * (C) Copyright 2001-2005
   3  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   4  *
   5  * See file CREDITS for list of people who contributed to this
   6  * project.
   7  *
   8  * This program is free software; you can redistribute it and/or
   9  * modify it under the terms of the GNU General Public License as
  10  * published by the Free Software Foundation; either version 2 of
  11  * the License, or (at your option) any later version.
  12  *
  13  * This program is distributed in the hope that it will be useful,
  14  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  15  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16  * GNU General Public License for more details.
  17  *
  18  * You should have received a copy of the GNU General Public License
  19  * along with this program; if not, write to the Free Software
  20  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  21  * MA 02111-1307 USA
  22  */
  23
  24 /*
  25  * configuration options, board specific, for Siemens Card Controller Module
  26  */
  27
  28 #ifndef __CONFIG_H
  29 #define __CONFIG_H
  30
  31 #undef  CCM_80MHz                       /* define for 80 MHz CPU only */
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37
  38 #define CONFIG_MPC860           1   /* This is a MPC860 CPU ... */
  39 #define CONFIG_CCM              1   /* on a Card Controller Module  */
  40
  41 #define CONFIG_8xx_CONS_SMC1    1   /* Console is on SMC1       */
  42 #undef  CONFIG_8xx_CONS_SMC2
  43 #undef  CONFIG_8xx_CONS_NONE
  44
  45 /*  ENVIRONMENT */
  46
  47 #define CONFIG_BAUDRATE         19200         /* console baudrate in bps    */
  48 #define CONFIG_BOOTDELAY        2             /* autoboot after 2 seconds   */
  49
  50 #define CONFIG_IPADDR           192.168.0.42
  51 #define CONFIG_NETMASK          255.255.255.0
  52 #define CONFIG_GATEWAYIP        0.0.0.0
  53 #define CONFIG_SERVERIP         192.168.0.254
  54
  55 #define CONFIG_HOSTNAME         CCM
  56
  57 #define CONFIG_LOADADDR         40180000
  58
  59 #undef  CONFIG_BOOTARGS
  60
  61 #define CONFIG_BOOTCOMMAND      "setenv bootargs " \
  62                                 "mem=$(mem) " \
  63                                 "root=/dev/ram rw ip=$(ipaddr):$(serverip):$(gatewayip):$(netmask):$(hostname)::off " \
  64                                 "wt_8xx=timeout:3600; " \
  65                                 "bootm"
  66
  67 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
  68 #undef  CFG_LOADS_BAUD_CHANGE   /* don't allow baudrate change  */
  69
  70 #define CONFIG_WATCHDOG         1       /* watchdog enabled             */
  71
  72 #undef  CONFIG_STATUS_LED               /* Status LED disabled          */
  73
  74 #define CONFIG_PRAM             512     /* reserve 512kB "protected RAM"*/
  75
  76 #define CONFIG_RTC_MPC8xx               /* use internal RTC of MPC8xx   */
  77
  78 #define CONFIG_SPI                      /* enable SPI driver            */
  79 #define CONFIG_SPI_X                    /* 16 bit EEPROM addressing     */
  80
  81 /* ----------------------------------------------------------------
  82  * Offset to initial SPI buffers in DPRAM (used if the environment
  83  * is in the SPI EEPROM): We need a 520 byte scratch DPRAM area to
  84  * use at an early stage. It is used between the two initialization
  85  * calls (spi_init_f() and spi_init_r()). The value 0xB00 makes it
  86  * far enough from the start of the data area (as well as from the
  87  * stack pointer).
  88  * ---------------------------------------------------------------- */
  89 #define CFG_SPI_INIT_OFFSET             0xB00
  90
  91 #define CFG_EEPROM_PAGE_WRITE_BITS      5       /* 32-byte page size    */
  92
  93
  94 #define CONFIG_MAC_PARTITION            /* nod used yet                 */
  95 #define CONFIG_DOS_PARTITION
  96
  97 #define CONFIG_BOOTP_MASK       (CONFIG_BOOTP_DEFAULT | CONFIG_BOOTP_BOOTFILESIZE)
  98
  99 #define CONFIG_COMMANDS       ( CONFIG_CMD_DFL  | \
 100                                 CFG_CMD_BSP     | \
 101                                 CFG_CMD_DHCP    | \
 102                                 CFG_CMD_DATE    | \
 103                                 CFG_CMD_EEPROM  | \
 104                                 CFG_CMD_NFS     | \
 105                                 CFG_CMD_SNTP    )
 106
 107 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any) */
 108 #include <cmd_confdefs.h>
 109
 110 /*----------------------------------------------------------------------*/
 111
 112 /*
 113  * Miscellaneous configurable options
 114  */
 115 #define CFG_LONGHELP                    /* undef to save memory         */
 116 #define CFG_PROMPT      "=> "           /* Monitor Command Prompt       */
 117 #if (CONFIG_COMMANDS & CFG_CMD_KGDB)
 118 #define CFG_CBSIZE      1024            /* Console I/O Buffer Size      */
 119 #else
 120 #define CFG_CBSIZE      256             /* Console I/O Buffer Size      */
 121 #endif
 122 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 123 #define CFG_MAXARGS     16              /* max number of command args   */
 124 #define CFG_BARGSIZE    CFG_CBSIZE      /* Boot Argument Buffer Size    */
 125
 126 #define CFG_MEMTEST_START       0x00100000      /* memtest works on     */
 127 #define CFG_MEMTEST_END         0x00F00000      /* 1 ... 15MB in DRAM   */
 128
 129 #define CFG_LOAD_ADDR           0x00100000      /* default load address */
 130
 131 /* Ethernet hardware configuration done using port pins */
 132 #define CFG_PA_ETH_RESET        0x0200          /* PA  6        */
 133 #define CFG_PA_ETH_MDDIS        0x4000          /* PA  1        */
 134 #define CFG_PB_ETH_POWERDOWN    0x00000800      /* PB 20        */
 135 #define CFG_PB_ETH_CFG1         0x00000400      /* PB 21        */
 136 #define CFG_PB_ETH_CFG2         0x00000200      /* PB 22        */
 137 #define CFG_PB_ETH_CFG3         0x00000100      /* PB 23        */
 138
 139 /* Ethernet settings:
 140  * MDIO not disabled, autonegotiation, 10/100Mbps, half/full duplex
 141  */
 142 #define CFG_ETH_MDDIS_VALUE     0
 143 #define CFG_ETH_CFG1_VALUE      1
 144 #define CFG_ETH_CFG2_VALUE      1
 145 #define CFG_ETH_CFG3_VALUE      1
 146
 147 /* PUMA configuration */
 148 #define CFG_PC_PUMA_PROG        0x0200          /* PC  6        */
 149 #define CFG_PC_PUMA_DONE        0x0008          /* PC 12        */
 150 #define CFG_PC_PUMA_INIT        0x0004          /* PC 13        */
 151
 152 #define CFG_HZ          1000            /* decrementer freq: 1 ms ticks */
 153
 154 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 155
 156 /*
 157  * Low Level Configuration Settings
 158  * (address mappings, register initial values, etc.)
 159  * You should know what you are doing if you make changes here.
 160  */
 161 /*-----------------------------------------------------------------------
 162  * Internal Memory Mapped Register
 163  */
 164 #define CFG_IMMR                0xF0000000
 165
 166 /*-----------------------------------------------------------------------
 167  * Definitions for initial stack pointer and data area (in DPRAM)
 168  */
 169 #define CFG_INIT_RAM_ADDR       CFG_IMMR
 170 #define CFG_INIT_RAM_END        0x2F00  /* End of used area in DPRAM    */
 171 #define CFG_GBL_DATA_SIZE       64  /* size in bytes reserved for initial data */
 172 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
 173 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
 174
 175 /*-----------------------------------------------------------------------
 176  * Address accessed to reset the board - must not be mapped/assigned
 177  */
 178 #define CFG_RESET_ADDRESS       0xFEFFFFFF
 179
 180 /*-----------------------------------------------------------------------
 181  * Start addresses for the final memory configuration
 182  * (Set up by the startup code)
 183  * Please note that CFG_SDRAM_BASE _must_ start at 0
 184  */
 185 #define CFG_SDRAM_BASE          0x00000000
 186 #define CFG_FLASH_BASE          0x40000000
 187 #if defined(DEBUG)
 188 #define CFG_MONITOR_LEN         (256 << 10)     /* Reserve 256 kB for Monitor   */
 189 #else
 190 #define CFG_MONITOR_LEN         (192 << 10)     /* Reserve 192 kB for Monitor   */
 191 #endif
 192 #define CFG_MONITOR_BASE        CFG_FLASH_BASE
 193 #define CFG_MALLOC_LEN          (128 << 10)     /* Reserve 128 kB for malloc()  */
 194
 195 /*
 196  * For booting Linux, the board info and command line data
 197  * have to be in the first 8 MB of memory, since this is
 198  * the maximum mapped by the Linux kernel during initialization.
 199  */
 200 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 201
 202 /*-----------------------------------------------------------------------
 203  * FLASH organization
 204  */
 205 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 206 #define CFG_MAX_FLASH_SECT      67      /* max number of sectors on one chip    */
 207
 208 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 209 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 210
 211 #if 1
 212 /* Start port with environment in flash; switch to SPI EEPROM later */
 213 #define CFG_ENV_IS_IN_FLASH     1
 214 #define CFG_ENV_OFFSET          0x8000  /*   Offset   of Environment Sector     */
 215 #define CFG_ENV_SIZE            0x4000  /* Total Size of Environment Sector     */
 216
 217 /* Address and size of Redundant Environment Sector     */
 218 #define CFG_ENV_OFFSET_REDUND   (CFG_ENV_OFFSET+CFG_ENV_SIZE)
 219 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 220 #else
 221 /* Final version: environment in EEPROM */
 222 #define CFG_ENV_IS_IN_EEPROM    1
 223 #define CFG_ENV_OFFSET          2048
 224 #define CFG_ENV_SIZE            2048
 225 #endif
 226
 227 /*-----------------------------------------------------------------------
 228  * Hardware Information Block
 229  */
 230 #define CFG_HWINFO_OFFSET       0x0003FFC0      /* offset of HW Info block */
 231 #define CFG_HWINFO_SIZE         0x00000040      /* size   of HW Info block */
 232 #define CFG_HWINFO_MAGIC        0x54514D38      /* 'TQM8' */
 233
 234 /*-----------------------------------------------------------------------
 235  * Cache Configuration
 236  */
 237 #define CFG_CACHELINE_SIZE      16      /* For all MPC8xx CPUs                  */
 238 #define CFG_CACHELINE_SHIFT     4       /* log base 2 of the above value        */
 239
 240 /*-----------------------------------------------------------------------
 241  * SYPCR - System Protection Control                            11-9
 242  * SYPCR can only be written once after reset!
 243  *-----------------------------------------------------------------------
 244  * Software & Bus Monitor Timer max, Bus Monitor enable, SW Watchdog freeze
 245  */
 246 #if defined(CONFIG_WATCHDOG)
 247 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 248                          SYPCR_SWE  | SYPCR_SWRI| SYPCR_SWP)
 249 #else
 250 #define CFG_SYPCR       (SYPCR_SWTC | SYPCR_BMT | SYPCR_BME | SYPCR_SWF | \
 251                                                   SYPCR_SWP)
 252 #endif
 253
 254 /*-----------------------------------------------------------------------
 255  * SIUMCR - SIU Module Configuration                            11-6
 256  *-----------------------------------------------------------------------
 257  * we must activate GPL5 in the SIUMCR for CAN
 258  */
 259 #define CFG_SIUMCR      (SIUMCR_DBGC11 | SIUMCR_DBPC00 | SIUMCR_MLRC01)
 260
 261 /*-----------------------------------------------------------------------
 262  * TBSCR - Time Base Status and Control                         11-26
 263  *-----------------------------------------------------------------------
 264  * Clear Reference Interrupt Status, Timebase freezing enabled
 265  */
 266 #define CFG_TBSCR       (TBSCR_REFA | TBSCR_REFB | TBSCR_TBF)
 267
 268 /*-----------------------------------------------------------------------
 269  * RTCSC - Real-Time Clock Status and Control Register          11-27
 270  *-----------------------------------------------------------------------
 271  */
 272 #define CFG_RTCSC       (RTCSC_SEC | RTCSC_ALR | RTCSC_RTF| RTCSC_RTE)
 273
 274 /*-----------------------------------------------------------------------
 275  * PISCR - Periodic Interrupt Status and Control                11-31
 276  *-----------------------------------------------------------------------
 277  * Clear Periodic Interrupt Status, Interrupt Timer freezing enabled
 278  */
 279 #define CFG_PISCR       (PISCR_PS | PISCR_PITF)
 280
 281 /*-----------------------------------------------------------------------
 282  * PLPRCR - PLL, Low-Power, and Reset Control Register          15-30
 283  *-----------------------------------------------------------------------
 284  * Reset PLL lock status sticky bit, timer expired status bit and timer
 285  * interrupt status bit
 286  *
 287  * If this is a 80 MHz CPU, set PLL multiplication factor to 5 (5*16=80)!
 288  */
 289 #ifdef  CCM_80MHz       /* for 80 MHz, we use a 16 MHz clock * 5 */
 290 #define CFG_PLPRCR                                                      \
 291                 ( (5-1)<<PLPRCR_MF_SHIFT | PLPRCR_TEXPS | PLPRCR_TMIST )
 292 #else                   /* up to 50 MHz we use a 1:1 clock */
 293 #define CFG_PLPRCR      (PLPRCR_SPLSS | PLPRCR_TEXPS | PLPRCR_TMIST)
 294 #endif  /* CCM_80MHz */
 295
 296 /*-----------------------------------------------------------------------
 297  * SCCR - System Clock and reset Control Register               15-27
 298  *-----------------------------------------------------------------------
 299  * Set clock output, timebase and RTC source and divider,
 300  * power management and some other internal clocks
 301  */
 302 #define SCCR_MASK       SCCR_EBDF11
 303 #ifdef  CCM_80MHz       /* for 80 MHz, we use a 16 MHz clock * 5 */
 304 #define CFG_SCCR        (/* SCCR_TBS  | */ \
 305                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 306                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 307                          SCCR_DFALCD00)
 308 #else                   /* up to 50 MHz we use a 1:1 clock */
 309 #define CFG_SCCR        (SCCR_TBS     | \
 310                          SCCR_COM00   | SCCR_DFSYNC00 | SCCR_DFBRG00  | \
 311                          SCCR_DFNL000 | SCCR_DFNH000  | SCCR_DFLCD000 | \
 312                          SCCR_DFALCD00)
 313 #endif  /* CCM_80MHz */
 314
 315 /*-----------------------------------------------------------------------
 316  *
 317  * Interrupt Levels
 318  *-----------------------------------------------------------------------
 319  */
 320 #define CFG_CPM_INTERRUPT       13      /* SIU_LEVEL6   */
 321
 322 /*-----------------------------------------------------------------------
 323  *
 324  *-----------------------------------------------------------------------
 325  *
 326  */
 327 #define CFG_DER 0
 328
 329 /*
 330  * Init Memory Controller:
 331  *
 332  * BR0/1 and OR0/1 (FLASH)
 333  */
 334
 335 #define FLASH_BASE0_PRELIM      0x40000000      /* FLASH bank #0        */
 336 #define FLASH_BASE1_PRELIM      0x60000000      /* FLASH bank #0        */
 337
 338 /* used to re-map FLASH both when starting from SRAM or FLASH:
 339  * restrict access enough to keep SRAM working (if any)
 340  * but not too much to meddle with FLASH accesses
 341  */
 342 #define CFG_REMAP_OR_AM         0x80000000      /* OR addr mask */
 343 #define CFG_PRELIM_OR_AM        0xE0000000      /* OR addr mask */
 344
 345 /* FLASH timing: ACS = 11, TRLX = 0, CSNT = 1, SCY = 5, EHTR = 1        */
 346 #define CFG_OR_TIMING_FLASH     (OR_CSNT_SAM  | OR_ACS_DIV2 | OR_BI | \
 347                                  OR_SCY_5_CLK | OR_EHTR)
 348
 349 #define CFG_OR0_REMAP   (CFG_REMAP_OR_AM  | CFG_OR_TIMING_FLASH)
 350 #define CFG_OR0_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_FLASH)
 351 #define CFG_BR0_PRELIM  ((FLASH_BASE0_PRELIM & BR_BA_MSK) | BR_V )
 352
 353 #define CFG_OR1_REMAP   CFG_OR0_REMAP
 354 #define CFG_OR1_PRELIM  CFG_OR0_PRELIM
 355 #define CFG_BR1_PRELIM  ((FLASH_BASE1_PRELIM & BR_BA_MSK) | BR_V )
 356
 357 /*
 358  * BR2 and OR2 (SDRAM)
 359  *
 360  */
 361 #define SDRAM_BASE2_PRELIM      0x00000000      /* SDRAM bank #0        */
 362 #define SDRAM_BASE3_PRELIM      0x20000000      /* SDRAM bank #1        */
 363 #define SDRAM_MAX_SIZE          0x04000000      /* max 64 MB per bank   */
 364
 365 /* SDRAM timing: Multiplexed addresses, GPL5 output to GPL5_A (don't care)      */
 366 #define CFG_OR_TIMING_SDRAM     0x00000A00
 367
 368 #define CFG_OR2_PRELIM  (CFG_PRELIM_OR_AM | CFG_OR_TIMING_SDRAM )
 369 #define CFG_BR2_PRELIM  ((SDRAM_BASE2_PRELIM & BR_BA_MSK) | BR_MS_UPMA | BR_V )
 370
 371 /*
 372  * BR3 and OR3 (CAN Controller)
 373  */
 374 #define CFG_CAN_BASE            0xC0000000      /* CAN mapped at 0xC0000000     */
 375 #define CFG_CAN_OR_AM           0xFFFF8000      /* 32 kB address mask           */
 376 #define CFG_OR3_CAN             (CFG_CAN_OR_AM | OR_G5LA | OR_BI)
 377 #define CFG_BR3_CAN             ((CFG_CAN_BASE & BR_BA_MSK) | \
 378                                         BR_PS_8 | BR_MS_UPMB | BR_V )
 379
 380 /*
 381  * BR4/OR4: PUMA Config
 382  *
 383  * Memory controller will be used in 2 modes:
 384  *
 385  * - "read" mode:
 386  *      BR4: 0x10100801         OR4: 0xffff8520
 387  * - "load" mode (chip select on UPM B):
 388  *      BR4: 0x101004c1         OR4: 0xffff8600
 389  *
 390  * Default initialization is in "read" mode
 391  */
 392 #define PUMA_CONF_BASE          0x10100000      /* PUMA Config */
 393 #define PUMA_CONF_OR_AM         0xFFFF8000      /* 32 kB */
 394 #define PUMA_CONF_LOAD_TIMING   (OR_ACS_DIV2     | OR_SCY_2_CLK)
 395 #define PUMA_CONF_READ_TIMING   (OR_G5LA | OR_BI | OR_SCY_2_CLK)
 396
 397 #define PUMA_CONF_BR_LOAD       ((PUMA_CONF_BASE & BR_BA_MSK) | \
 398                                         BR_PS_8  | BR_MS_UPMB | BR_V)
 399 #define PUMA_CONF_OR_LOAD       (PUMA_CONF_OR_AM | PUMA_CONF_LOAD_TIMING)
 400
 401 #define PUMA_CONF_BR_READ       ((PUMA_CONF_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
 402 #define PUMA_CONF_OR_READ       (PUMA_CONF_OR_AM | PUMA_CONF_READ_TIMING)
 403
 404 #define CFG_BR4_PRELIM          PUMA_CONF_BR_READ
 405 #define CFG_OR4_PRELIM          PUMA_CONF_OR_READ
 406
 407 /*
 408  * BR5/OR5: PUMA: SMA Bus 8 Bit
 409  *      BR5: 0x10200401         OR5: 0xffe0010a
 410  */
 411 #define PUMA_SMA8_BASE          0x10200000      /* PUMA SMA Bus 8 Bit */
 412 #define PUMA_SMA8_OR_AM         0xFFE00000      /* 2 MB */
 413 #define PUMA_SMA8_TIMING        (OR_BI | OR_SCY_0_CLK | OR_EHTR)
 414
 415 #define CFG_BR5_PRELIM          ((PUMA_SMA8_BASE & BR_BA_MSK) | BR_PS_8 | BR_V)
 416 #define CFG_OR5_PRELIM          (PUMA_SMA8_OR_AM | PUMA_SMA8_TIMING | OR_SETA)
 417
 418 /*
 419  * BR6/OR6: PUMA: SMA Bus 16 Bit
 420  *      BR6: 0x10600801         OR6: 0xffe0010a
 421  */
 422 #define PUMA_SMA16_BASE         0x10600000      /* PUMA SMA Bus 16 Bit */
 423 #define PUMA_SMA16_OR_AM        0xFFE00000      /* 2 MB */
 424 #define PUMA_SMA16_TIMING       (OR_BI | OR_SCY_0_CLK | OR_EHTR)
 425
 426 #define CFG_BR6_PRELIM          ((PUMA_SMA16_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
 427 #define CFG_OR6_PRELIM          (PUMA_SMA16_OR_AM | PUMA_SMA16_TIMING | OR_SETA)
 428
 429 /*
 430  * BR7/OR7: PUMA: external Flash
 431  *      BR7: 0x10a00801         OR7: 0xfe00010a
 432  */
 433 #define PUMA_FLASH_BASE         0x10A00000      /* PUMA external Flash */
 434 #define PUMA_FLASH_OR_AM        0xFE000000      /* 32 MB */
 435 #define PUMA_FLASH_TIMING       (OR_BI | OR_SCY_0_CLK | OR_EHTR)
 436
 437 #define CFG_BR7_PRELIM          ((PUMA_FLASH_BASE & BR_BA_MSK) | BR_PS_16 | BR_V)
 438 #define CFG_OR7_PRELIM          (PUMA_FLASH_OR_AM | PUMA_FLASH_TIMING | OR_SETA)
 439
 440
 441 /*
 442  * Memory Periodic Timer Prescaler
 443  */
 444
 445 /* periodic timer for refresh */
 446 #define CFG_MAMR_PTA    97              /* start with divider for 100 MHz       */
 447
 448 /* refresh rate 15.6 us (= 64 ms / 4K = 62.4 / quad bursts) for <= 128 MBit     */
 449 #define CFG_MPTPR_2BK_4K        MPTPR_PTP_DIV16         /* setting for 2 banks  */
 450 #define CFG_MPTPR_1BK_4K        MPTPR_PTP_DIV32         /* setting for 1 bank   */
 451
 452 /* refresh rate 7.8 us (= 64 ms / 8K = 31.2 / quad bursts) for 256 MBit         */
 453 #define CFG_MPTPR_2BK_8K        MPTPR_PTP_DIV8          /* setting for 2 banks  */
 454 #define CFG_MPTPR_1BK_8K        MPTPR_PTP_DIV16         /* setting for 1 bank   */
 455
 456 /*
 457  * MAMR settings for SDRAM
 458  */
 459
 460 /* 8 column SDRAM */
 461 #define CFG_MAMR_8COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 462                          MAMR_AMA_TYPE_0 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A11 |   \
 463                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 464 /* 9 column SDRAM */
 465 #define CFG_MAMR_9COL   ((CFG_MAMR_PTA << MAMR_PTA_SHIFT)  | MAMR_PTAE      |   \
 466                          MAMR_AMA_TYPE_1 | MAMR_DSA_1_CYCL | MAMR_G0CLA_A10 |   \
 467                          MAMR_RLFA_1X    | MAMR_WLFA_1X    | MAMR_TLFA_4X)
 468
 469
 470 /*
 471  * Internal Definitions
 472  *
 473  * Boot Flags
 474  */
 475 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 476 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 477
 478 #endif  /* __CONFIG_H */