mpc8xx: remove ELPT860 board support
[platform/kernel/u-boot.git] / include / commproc.h
1 /*
2  * MPC8xx Communication Processor Module.
3  * Copyright (c) 1997 Dan Malek (dmalek@jlc.net)
4  *
5  * (C) Copyright 2000-2006
6  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
7  *
8  * This file contains structures and information for the communication
9  * processor channels.  Some CPM control and status is available
10  * throught the MPC8xx internal memory map.  See immap.h for details.
11  * This file only contains what I need for the moment, not the total
12  * CPM capabilities.  I (or someone else) will add definitions as they
13  * are needed.  -- Dan
14  *
15  */
16 #ifndef __CPM_8XX__
17 #define __CPM_8XX__
18
19 #include <asm/8xx_immap.h>
20
21 /* CPM Command register.
22 */
23 #define CPM_CR_RST              ((ushort)0x8000)
24 #define CPM_CR_OPCODE           ((ushort)0x0f00)
25 #define CPM_CR_CHAN             ((ushort)0x00f0)
26 #define CPM_CR_FLG              ((ushort)0x0001)
27
28 /* Some commands (there are more...later)
29 */
30 #define CPM_CR_INIT_TRX         ((ushort)0x0000)
31 #define CPM_CR_INIT_RX          ((ushort)0x0001)
32 #define CPM_CR_INIT_TX          ((ushort)0x0002)
33 #define CPM_CR_HUNT_MODE        ((ushort)0x0003)
34 #define CPM_CR_STOP_TX          ((ushort)0x0004)
35 #define CPM_CR_RESTART_TX       ((ushort)0x0006)
36 #define CPM_CR_SET_GADDR        ((ushort)0x0008)
37
38 /* Channel numbers.
39 */
40 #define CPM_CR_CH_SCC1          ((ushort)0x0000)
41 #define CPM_CR_CH_I2C           ((ushort)0x0001)    /* I2C and IDMA1 */
42 #define CPM_CR_CH_SCC2          ((ushort)0x0004)
43 #define CPM_CR_CH_SPI           ((ushort)0x0005)    /* SPI/IDMA2/Timers */
44 #define CPM_CR_CH_SCC3          ((ushort)0x0008)
45 #define CPM_CR_CH_SMC1          ((ushort)0x0009)    /* SMC1 / DSP1 */
46 #define CPM_CR_CH_SCC4          ((ushort)0x000c)
47 #define CPM_CR_CH_SMC2          ((ushort)0x000d)    /* SMC2 / DSP2 */
48
49 #define mk_cr_cmd(CH, CMD)      ((CMD << 8) | (CH << 4))
50
51 /*
52  * DPRAM defines and allocation functions
53  */
54
55 /* The dual ported RAM is multi-functional.  Some areas can be (and are
56  * being) used for microcode.  There is an area that can only be used
57  * as data ram for buffer descriptors, which is all we use right now.
58  * Currently the first 512 and last 256 bytes are used for microcode.
59  */
60 #ifdef  CONFIG_SYS_ALLOC_DPRAM
61
62 #define CPM_DATAONLY_BASE       ((uint)0x0800)
63 #define CPM_DATAONLY_SIZE       ((uint)0x0700)
64 #define CPM_DP_NOSPACE          ((uint)0x7fffffff)
65
66 #else
67
68 #define CPM_SERIAL_BASE         0x0800
69 #define CPM_I2C_BASE            0x0820
70 #define CPM_SPI_BASE            0x0840
71 #define CPM_FEC_BASE            0x0860
72 #define CPM_SERIAL2_BASE        0x08E0
73 #define CPM_SCC_BASE            0x0900
74 #define CPM_POST_BASE           0x0980
75 #define CPM_WLKBD_BASE          0x0a00
76
77 #endif
78
79 #ifndef CONFIG_SYS_CPM_POST_WORD_ADDR
80 #define CPM_POST_WORD_ADDR      0x07FC
81 #else
82 #define CPM_POST_WORD_ADDR      CONFIG_SYS_CPM_POST_WORD_ADDR
83 #endif
84
85 #ifndef CONFIG_SYS_CPM_BOOTCOUNT_ADDR
86 #define CPM_BOOTCOUNT_ADDR      (CPM_POST_WORD_ADDR - 2*sizeof(ulong))
87 #else
88 #define CPM_BOOTCOUNT_ADDR      CONFIG_SYS_CPM_BOOTCOUNT_ADDR
89 #endif
90
91 #define BD_IIC_START    ((uint) 0x0400) /* <- please use CPM_I2C_BASE !! */
92
93 /* Export the base address of the communication processor registers
94  * and dual port ram.
95  */
96 extern  cpm8xx_t        *cpmp;          /* Pointer to comm processor */
97
98 /* Buffer descriptors used by many of the CPM protocols.
99 */
100 typedef struct cpm_buf_desc {
101         ushort  cbd_sc;         /* Status and Control */
102         ushort  cbd_datlen;     /* Data length in buffer */
103         uint    cbd_bufaddr;    /* Buffer address in host memory */
104 } cbd_t;
105
106 #define BD_SC_EMPTY     ((ushort)0x8000)        /* Receive is empty */
107 #define BD_SC_READY     ((ushort)0x8000)        /* Transmit is ready */
108 #define BD_SC_WRAP      ((ushort)0x2000)        /* Last buffer descriptor */
109 #define BD_SC_INTRPT    ((ushort)0x1000)        /* Interrupt on change */
110 #define BD_SC_LAST      ((ushort)0x0800)        /* Last buffer in frame */
111 #define BD_SC_TC        ((ushort)0x0400)        /* Transmit CRC */
112 #define BD_SC_CM        ((ushort)0x0200)        /* Continous mode */
113 #define BD_SC_ID        ((ushort)0x0100)        /* Rec'd too many idles */
114 #define BD_SC_P         ((ushort)0x0100)        /* xmt preamble */
115 #define BD_SC_BR        ((ushort)0x0020)        /* Break received */
116 #define BD_SC_FR        ((ushort)0x0010)        /* Framing error */
117 #define BD_SC_PR        ((ushort)0x0008)        /* Parity error */
118 #define BD_SC_OV        ((ushort)0x0002)        /* Overrun */
119 #define BD_SC_CD        ((ushort)0x0001)        /* Carrier Detect lost */
120
121 /* Parameter RAM offsets.
122 */
123 #define PROFF_SCC1      ((uint)0x0000)
124 #define PROFF_IIC       ((uint)0x0080)
125 #define PROFF_REVNUM    ((uint)0x00b0)
126 #define PROFF_SCC2      ((uint)0x0100)
127 #define PROFF_SPI       ((uint)0x0180)
128 #define PROFF_SCC3      ((uint)0x0200)
129 #define PROFF_SMC1      ((uint)0x0280)
130 #define PROFF_SCC4      ((uint)0x0300)
131 #define PROFF_SMC2      ((uint)0x0380)
132
133 /* Define enough so I can at least use the serial port as a UART.
134  */
135 typedef struct smc_uart {
136         ushort  smc_rbase;      /* Rx Buffer descriptor base address */
137         ushort  smc_tbase;      /* Tx Buffer descriptor base address */
138         u_char  smc_rfcr;       /* Rx function code */
139         u_char  smc_tfcr;       /* Tx function code */
140         ushort  smc_mrblr;      /* Max receive buffer length */
141         uint    smc_rstate;     /* Internal */
142         uint    smc_idp;        /* Internal */
143         ushort  smc_rbptr;      /* Internal */
144         ushort  smc_ibc;        /* Internal */
145         uint    smc_rxtmp;      /* Internal */
146         uint    smc_tstate;     /* Internal */
147         uint    smc_tdp;        /* Internal */
148         ushort  smc_tbptr;      /* Internal */
149         ushort  smc_tbc;        /* Internal */
150         uint    smc_txtmp;      /* Internal */
151         ushort  smc_maxidl;     /* Maximum idle characters */
152         ushort  smc_tmpidl;     /* Temporary idle counter */
153         ushort  smc_brklen;     /* Last received break length */
154         ushort  smc_brkec;      /* rcv'd break condition counter */
155         ushort  smc_brkcr;      /* xmt break count register */
156         ushort  smc_rmask;      /* Temporary bit mask */
157         u_char  res1[8];
158         ushort  smc_rpbase;     /* Relocation pointer */
159 } smc_uart_t;
160
161 /* Function code bits.
162 */
163 #define SMC_EB  ((u_char)0x10)  /* Set big endian byte order */
164
165 /* SMC uart mode register.
166 */
167 #define SMCMR_REN       ((ushort)0x0001)
168 #define SMCMR_TEN       ((ushort)0x0002)
169 #define SMCMR_DM        ((ushort)0x000c)
170 #define SMCMR_SM_GCI    ((ushort)0x0000)
171 #define SMCMR_SM_UART   ((ushort)0x0020)
172 #define SMCMR_SM_TRANS  ((ushort)0x0030)
173 #define SMCMR_SM_MASK   ((ushort)0x0030)
174 #define SMCMR_PM_EVEN   ((ushort)0x0100)        /* Even parity, else odd */
175 #define SMCMR_REVD      SMCMR_PM_EVEN
176 #define SMCMR_PEN       ((ushort)0x0200)        /* Parity enable */
177 #define SMCMR_BS        SMCMR_PEN
178 #define SMCMR_SL        ((ushort)0x0400)        /* Two stops, else one */
179 #define SMCR_CLEN_MASK  ((ushort)0x7800)        /* Character length */
180 #define smcr_mk_clen(C) (((C) << 11) & SMCR_CLEN_MASK)
181
182 /* SMC2 as Centronics parallel printer.  It is half duplex, in that
183  * it can only receive or transmit.  The parameter ram values for
184  * each direction are either unique or properly overlap, so we can
185  * include them in one structure.
186  */
187 typedef struct smc_centronics {
188         ushort  scent_rbase;
189         ushort  scent_tbase;
190         u_char  scent_cfcr;
191         u_char  scent_smask;
192         ushort  scent_mrblr;
193         uint    scent_rstate;
194         uint    scent_r_ptr;
195         ushort  scent_rbptr;
196         ushort  scent_r_cnt;
197         uint    scent_rtemp;
198         uint    scent_tstate;
199         uint    scent_t_ptr;
200         ushort  scent_tbptr;
201         ushort  scent_t_cnt;
202         uint    scent_ttemp;
203         ushort  scent_max_sl;
204         ushort  scent_sl_cnt;
205         ushort  scent_character1;
206         ushort  scent_character2;
207         ushort  scent_character3;
208         ushort  scent_character4;
209         ushort  scent_character5;
210         ushort  scent_character6;
211         ushort  scent_character7;
212         ushort  scent_character8;
213         ushort  scent_rccm;
214         ushort  scent_rccr;
215 } smc_cent_t;
216
217 /* Centronics Status Mask Register.
218 */
219 #define SMC_CENT_F      ((u_char)0x08)
220 #define SMC_CENT_PE     ((u_char)0x04)
221 #define SMC_CENT_S      ((u_char)0x02)
222
223 /* SMC Event and Mask register.
224 */
225 #define SMCM_BRKE       ((unsigned char)0x40)   /* When in UART Mode */
226 #define SMCM_BRK        ((unsigned char)0x10)   /* When in UART Mode */
227 #define SMCM_TXE        ((unsigned char)0x10)   /* When in Transparent Mode */
228 #define SMCM_BSY        ((unsigned char)0x04)
229 #define SMCM_TX         ((unsigned char)0x02)
230 #define SMCM_RX         ((unsigned char)0x01)
231
232 /* Baud rate generators.
233 */
234 #define CPM_BRG_RST             ((uint)0x00020000)
235 #define CPM_BRG_EN              ((uint)0x00010000)
236 #define CPM_BRG_EXTC_INT        ((uint)0x00000000)
237 #define CPM_BRG_EXTC_CLK2       ((uint)0x00004000)
238 #define CPM_BRG_EXTC_CLK6       ((uint)0x00008000)
239 #define CPM_BRG_ATB             ((uint)0x00002000)
240 #define CPM_BRG_CD_MASK         ((uint)0x00001ffe)
241 #define CPM_BRG_DIV16           ((uint)0x00000001)
242
243 /* SI Clock Route Register
244 */
245 #define SICR_RCLK_SCC1_BRG1     ((uint)0x00000000)
246 #define SICR_TCLK_SCC1_BRG1     ((uint)0x00000000)
247 #define SICR_RCLK_SCC2_BRG2     ((uint)0x00000800)
248 #define SICR_TCLK_SCC2_BRG2     ((uint)0x00000100)
249 #define SICR_RCLK_SCC3_BRG3     ((uint)0x00100000)
250 #define SICR_TCLK_SCC3_BRG3     ((uint)0x00020000)
251 #define SICR_RCLK_SCC4_BRG4     ((uint)0x18000000)
252 #define SICR_TCLK_SCC4_BRG4     ((uint)0x03000000)
253
254 /* SCCs.
255 */
256 #define SCC_GSMRH_IRP           ((uint)0x00040000)
257 #define SCC_GSMRH_GDE           ((uint)0x00010000)
258 #define SCC_GSMRH_TCRC_CCITT    ((uint)0x00008000)
259 #define SCC_GSMRH_TCRC_BISYNC   ((uint)0x00004000)
260 #define SCC_GSMRH_TCRC_HDLC     ((uint)0x00000000)
261 #define SCC_GSMRH_REVD          ((uint)0x00002000)
262 #define SCC_GSMRH_TRX           ((uint)0x00001000)
263 #define SCC_GSMRH_TTX           ((uint)0x00000800)
264 #define SCC_GSMRH_CDP           ((uint)0x00000400)
265 #define SCC_GSMRH_CTSP          ((uint)0x00000200)
266 #define SCC_GSMRH_CDS           ((uint)0x00000100)
267 #define SCC_GSMRH_CTSS          ((uint)0x00000080)
268 #define SCC_GSMRH_TFL           ((uint)0x00000040)
269 #define SCC_GSMRH_RFW           ((uint)0x00000020)
270 #define SCC_GSMRH_TXSY          ((uint)0x00000010)
271 #define SCC_GSMRH_SYNL16        ((uint)0x0000000c)
272 #define SCC_GSMRH_SYNL8         ((uint)0x00000008)
273 #define SCC_GSMRH_SYNL4         ((uint)0x00000004)
274 #define SCC_GSMRH_RTSM          ((uint)0x00000002)
275 #define SCC_GSMRH_RSYN          ((uint)0x00000001)
276
277 #define SCC_GSMRL_SIR           ((uint)0x80000000)      /* SCC2 only */
278 #define SCC_GSMRL_EDGE_NONE     ((uint)0x60000000)
279 #define SCC_GSMRL_EDGE_NEG      ((uint)0x40000000)
280 #define SCC_GSMRL_EDGE_POS      ((uint)0x20000000)
281 #define SCC_GSMRL_EDGE_BOTH     ((uint)0x00000000)
282 #define SCC_GSMRL_TCI           ((uint)0x10000000)
283 #define SCC_GSMRL_TSNC_3        ((uint)0x0c000000)
284 #define SCC_GSMRL_TSNC_4        ((uint)0x08000000)
285 #define SCC_GSMRL_TSNC_14       ((uint)0x04000000)
286 #define SCC_GSMRL_TSNC_INF      ((uint)0x00000000)
287 #define SCC_GSMRL_RINV          ((uint)0x02000000)
288 #define SCC_GSMRL_TINV          ((uint)0x01000000)
289 #define SCC_GSMRL_TPL_128       ((uint)0x00c00000)
290 #define SCC_GSMRL_TPL_64        ((uint)0x00a00000)
291 #define SCC_GSMRL_TPL_48        ((uint)0x00800000)
292 #define SCC_GSMRL_TPL_32        ((uint)0x00600000)
293 #define SCC_GSMRL_TPL_16        ((uint)0x00400000)
294 #define SCC_GSMRL_TPL_8         ((uint)0x00200000)
295 #define SCC_GSMRL_TPL_NONE      ((uint)0x00000000)
296 #define SCC_GSMRL_TPP_ALL1      ((uint)0x00180000)
297 #define SCC_GSMRL_TPP_01        ((uint)0x00100000)
298 #define SCC_GSMRL_TPP_10        ((uint)0x00080000)
299 #define SCC_GSMRL_TPP_ZEROS     ((uint)0x00000000)
300 #define SCC_GSMRL_TEND          ((uint)0x00040000)
301 #define SCC_GSMRL_TDCR_32       ((uint)0x00030000)
302 #define SCC_GSMRL_TDCR_16       ((uint)0x00020000)
303 #define SCC_GSMRL_TDCR_8        ((uint)0x00010000)
304 #define SCC_GSMRL_TDCR_1        ((uint)0x00000000)
305 #define SCC_GSMRL_RDCR_32       ((uint)0x0000c000)
306 #define SCC_GSMRL_RDCR_16       ((uint)0x00008000)
307 #define SCC_GSMRL_RDCR_8        ((uint)0x00004000)
308 #define SCC_GSMRL_RDCR_1        ((uint)0x00000000)
309 #define SCC_GSMRL_RENC_DFMAN    ((uint)0x00003000)
310 #define SCC_GSMRL_RENC_MANCH    ((uint)0x00002000)
311 #define SCC_GSMRL_RENC_FM0      ((uint)0x00001000)
312 #define SCC_GSMRL_RENC_NRZI     ((uint)0x00000800)
313 #define SCC_GSMRL_RENC_NRZ      ((uint)0x00000000)
314 #define SCC_GSMRL_TENC_DFMAN    ((uint)0x00000600)
315 #define SCC_GSMRL_TENC_MANCH    ((uint)0x00000400)
316 #define SCC_GSMRL_TENC_FM0      ((uint)0x00000200)
317 #define SCC_GSMRL_TENC_NRZI     ((uint)0x00000100)
318 #define SCC_GSMRL_TENC_NRZ      ((uint)0x00000000)
319 #define SCC_GSMRL_DIAG_LE       ((uint)0x000000c0)      /* Loop and echo */
320 #define SCC_GSMRL_DIAG_ECHO     ((uint)0x00000080)
321 #define SCC_GSMRL_DIAG_LOOP     ((uint)0x00000040)
322 #define SCC_GSMRL_DIAG_NORM     ((uint)0x00000000)
323 #define SCC_GSMRL_ENR           ((uint)0x00000020)
324 #define SCC_GSMRL_ENT           ((uint)0x00000010)
325 #define SCC_GSMRL_MODE_ENET     ((uint)0x0000000c)
326 #define SCC_GSMRL_MODE_DDCMP    ((uint)0x00000009)
327 #define SCC_GSMRL_MODE_BISYNC   ((uint)0x00000008)
328 #define SCC_GSMRL_MODE_V14      ((uint)0x00000007)
329 #define SCC_GSMRL_MODE_AHDLC    ((uint)0x00000006)
330 #define SCC_GSMRL_MODE_PROFIBUS ((uint)0x00000005)
331 #define SCC_GSMRL_MODE_UART     ((uint)0x00000004)
332 #define SCC_GSMRL_MODE_SS7      ((uint)0x00000003)
333 #define SCC_GSMRL_MODE_ATALK    ((uint)0x00000002)
334 #define SCC_GSMRL_MODE_HDLC     ((uint)0x00000000)
335
336 #define SCC_TODR_TOD            ((ushort)0x8000)
337
338 /* SCC Event and Mask register.
339 */
340 #define SCCM_TXE        ((unsigned char)0x10)
341 #define SCCM_BSY        ((unsigned char)0x04)
342 #define SCCM_TX         ((unsigned char)0x02)
343 #define SCCM_RX         ((unsigned char)0x01)
344
345 typedef struct scc_param {
346         ushort  scc_rbase;      /* Rx Buffer descriptor base address */
347         ushort  scc_tbase;      /* Tx Buffer descriptor base address */
348         u_char  scc_rfcr;       /* Rx function code */
349         u_char  scc_tfcr;       /* Tx function code */
350         ushort  scc_mrblr;      /* Max receive buffer length */
351         uint    scc_rstate;     /* Internal */
352         uint    scc_idp;        /* Internal */
353         ushort  scc_rbptr;      /* Internal */
354         ushort  scc_ibc;        /* Internal */
355         uint    scc_rxtmp;      /* Internal */
356         uint    scc_tstate;     /* Internal */
357         uint    scc_tdp;        /* Internal */
358         ushort  scc_tbptr;      /* Internal */
359         ushort  scc_tbc;        /* Internal */
360         uint    scc_txtmp;      /* Internal */
361         uint    scc_rcrc;       /* Internal */
362         uint    scc_tcrc;       /* Internal */
363 } sccp_t;
364
365 /* Function code bits.
366 */
367 #define SCC_EB  ((u_char)0x10)  /* Set big endian byte order */
368
369 /* CPM Ethernet through SCCx.
370  */
371 typedef struct scc_enet {
372         sccp_t  sen_genscc;
373         uint    sen_cpres;      /* Preset CRC */
374         uint    sen_cmask;      /* Constant mask for CRC */
375         uint    sen_crcec;      /* CRC Error counter */
376         uint    sen_alec;       /* alignment error counter */
377         uint    sen_disfc;      /* discard frame counter */
378         ushort  sen_pads;       /* Tx short frame pad character */
379         ushort  sen_retlim;     /* Retry limit threshold */
380         ushort  sen_retcnt;     /* Retry limit counter */
381         ushort  sen_maxflr;     /* maximum frame length register */
382         ushort  sen_minflr;     /* minimum frame length register */
383         ushort  sen_maxd1;      /* maximum DMA1 length */
384         ushort  sen_maxd2;      /* maximum DMA2 length */
385         ushort  sen_maxd;       /* Rx max DMA */
386         ushort  sen_dmacnt;     /* Rx DMA counter */
387         ushort  sen_maxb;       /* Max BD byte count */
388         ushort  sen_gaddr1;     /* Group address filter */
389         ushort  sen_gaddr2;
390         ushort  sen_gaddr3;
391         ushort  sen_gaddr4;
392         uint    sen_tbuf0data0; /* Save area 0 - current frame */
393         uint    sen_tbuf0data1; /* Save area 1 - current frame */
394         uint    sen_tbuf0rba;   /* Internal */
395         uint    sen_tbuf0crc;   /* Internal */
396         ushort  sen_tbuf0bcnt;  /* Internal */
397         ushort  sen_paddrh;     /* physical address (MSB) */
398         ushort  sen_paddrm;
399         ushort  sen_paddrl;     /* physical address (LSB) */
400         ushort  sen_pper;       /* persistence */
401         ushort  sen_rfbdptr;    /* Rx first BD pointer */
402         ushort  sen_tfbdptr;    /* Tx first BD pointer */
403         ushort  sen_tlbdptr;    /* Tx last BD pointer */
404         uint    sen_tbuf1data0; /* Save area 0 - current frame */
405         uint    sen_tbuf1data1; /* Save area 1 - current frame */
406         uint    sen_tbuf1rba;   /* Internal */
407         uint    sen_tbuf1crc;   /* Internal */
408         ushort  sen_tbuf1bcnt;  /* Internal */
409         ushort  sen_txlen;      /* Tx Frame length counter */
410         ushort  sen_iaddr1;     /* Individual address filter */
411         ushort  sen_iaddr2;
412         ushort  sen_iaddr3;
413         ushort  sen_iaddr4;
414         ushort  sen_boffcnt;    /* Backoff counter */
415
416         /* NOTE: Some versions of the manual have the following items
417          * incorrectly documented.  Below is the proper order.
418          */
419         ushort  sen_taddrh;     /* temp address (MSB) */
420         ushort  sen_taddrm;
421         ushort  sen_taddrl;     /* temp address (LSB) */
422 } scc_enet_t;
423
424 /**********************************************************************
425  *
426  * Board specific configuration settings.
427  *
428  * Please note that we use the presence of a #define SCC_ENET and/or
429  * #define FEC_ENET to enable the SCC resp. FEC ethernet drivers.
430  **********************************************************************/
431
432 /***  BSEIP  **********************************************************/
433
434 #ifdef CONFIG_BSEIP
435 /* This ENET stuff is for the MPC823 with ethernet on SCC2.
436  * This is unique to the BSE ip-Engine board.
437  */
438 #define PROFF_ENET      PROFF_SCC2
439 #define CPM_CR_ENET     CPM_CR_CH_SCC2
440 #define SCC_ENET        1
441 #define PA_ENET_RXD     ((ushort)0x0004)
442 #define PA_ENET_TXD     ((ushort)0x0008)
443 #define PA_ENET_TCLK    ((ushort)0x0100)
444 #define PA_ENET_RCLK    ((ushort)0x0200)
445 #define PB_ENET_TENA    ((uint)0x00002000)
446 #define PC_ENET_CLSN    ((ushort)0x0040)
447 #define PC_ENET_RENA    ((ushort)0x0080)
448
449 /* BSE uses port B and C bits for PHY control also.
450 */
451 #define PB_BSE_POWERUP  ((uint)0x00000004)
452 #define PB_BSE_FDXDIS   ((uint)0x00008000)
453 #define PC_BSE_LOOPBACK ((ushort)0x0800)
454
455 #define SICR_ENET_MASK  ((uint)0x0000ff00)
456 #define SICR_ENET_CLKRT ((uint)0x00002c00)
457 #endif  /* CONFIG_BSEIP */
458
459 /***  ESTEEM 192E  **************************************************/
460 #ifdef CONFIG_ESTEEM192E
461 /* ESTEEM192E
462  * This ENET stuff is for the MPC850 with ethernet on SCC2. This
463  * is very similar to the RPX-Lite configuration.
464  * Note TENA , LOOPBACK , FDPLEX_DIS on Port B.
465  */
466
467 #define PROFF_ENET      PROFF_SCC2
468 #define CPM_CR_ENET     CPM_CR_CH_SCC2
469 #define SCC_ENET        1
470
471 #define PA_ENET_RXD     ((ushort)0x0004)
472 #define PA_ENET_TXD     ((ushort)0x0008)
473 #define PA_ENET_TCLK    ((ushort)0x0200)
474 #define PA_ENET_RCLK    ((ushort)0x0800)
475 #define PB_ENET_TENA    ((uint)0x00002000)
476 #define PC_ENET_CLSN    ((ushort)0x0040)
477 #define PC_ENET_RENA    ((ushort)0x0080)
478
479 #define SICR_ENET_MASK  ((uint)0x0000ff00)
480 #define SICR_ENET_CLKRT ((uint)0x00003d00)
481
482 #define PB_ENET_LOOPBACK ((uint)0x00004000)
483 #define PB_ENET_FDPLEX_DIS ((uint)0x00008000)
484
485 #endif
486
487 /***  IP860  **********************************************************/
488
489 #if defined(CONFIG_IP860)
490 /* Bits in parallel I/O port registers that have to be set/cleared
491  * to configure the pins for SCC1 use.
492  */
493 #define PROFF_ENET      PROFF_SCC1
494 #define CPM_CR_ENET     CPM_CR_CH_SCC1
495 #define SCC_ENET        0
496 #define PA_ENET_RXD     ((ushort)0x0001)        /* PA 15 */
497 #define PA_ENET_TXD     ((ushort)0x0002)        /* PA 14 */
498 #define PA_ENET_RCLK    ((ushort)0x0200)        /* PA  6 */
499 #define PA_ENET_TCLK    ((ushort)0x0100)        /* PA  7 */
500
501 #define PC_ENET_TENA    ((ushort)0x0001)        /* PC 15 */
502 #define PC_ENET_CLSN    ((ushort)0x0010)        /* PC 11 */
503 #define PC_ENET_RENA    ((ushort)0x0020)        /* PC 10 */
504
505 #define PB_ENET_RESET   (uint)0x00000008        /* PB 28 */
506 #define PB_ENET_JABD    (uint)0x00000004        /* PB 29 */
507
508 /* Control bits in the SICR to route TCLK (CLK1) and RCLK (CLK2) to
509  * SCC1.  Also, make sure GR1 (bit 24) and SC1 (bit 25) are zero.
510  */
511 #define SICR_ENET_MASK  ((uint)0x000000ff)
512 #define SICR_ENET_CLKRT ((uint)0x0000002C)
513 #endif  /* CONFIG_IP860 */
514
515 /*** IVMS8  **********************************************************/
516
517 /* The IVMS8 uses the FEC on a MPC860T for Ethernet */
518
519 #if defined(CONFIG_IVMS8) || defined(CONFIG_IVML24)
520
521 #define FEC_ENET        /* use FEC for EThernet */
522 #undef  SCC_ENET
523
524 #define PB_ENET_POWER   ((uint)0x00010000)      /* PB 15 */
525
526 #define PC_ENET_RESET   ((ushort)0x0010)        /* PC 11 */
527
528 #define PD_MII_TXD1     ((ushort)0x1000)        /* PD  3 */
529 #define PD_MII_TXD2     ((ushort)0x0800)        /* PD  4 */
530 #define PD_MII_TXD3     ((ushort)0x0400)        /* PD  5 */
531 #define PD_MII_RX_DV    ((ushort)0x0200)        /* PD  6 */
532 #define PD_MII_RX_ERR   ((ushort)0x0100)        /* PD  7 */
533 #define PD_MII_RX_CLK   ((ushort)0x0080)        /* PD  8 */
534 #define PD_MII_TXD0     ((ushort)0x0040)        /* PD  9 */
535 #define PD_MII_RXD0     ((ushort)0x0020)        /* PD 10 */
536 #define PD_MII_TX_ERR   ((ushort)0x0010)        /* PD 11 */
537 #define PD_MII_MDC      ((ushort)0x0008)        /* PD 12 */
538 #define PD_MII_RXD1     ((ushort)0x0004)        /* PD 13 */
539 #define PD_MII_RXD2     ((ushort)0x0002)        /* PD 14 */
540 #define PD_MII_RXD3     ((ushort)0x0001)        /* PD 15 */
541
542 #define PD_MII_MASK     ((ushort)0x1FFF)        /* PD 3...15 */
543
544 #endif  /* CONFIG_IVMS8, CONFIG_IVML24 */
545
546 /***  KUP4K, KUP4X ****************************************************/
547 /* The KUP4 boards uses the FEC on a MPC8xx for Ethernet */
548
549 #if defined(CONFIG_KUP4K) || defined(CONFIG_KUP4X)
550
551 #define FEC_ENET        /* use FEC for EThernet */
552 #undef  SCC_ENET
553
554 #define PB_ENET_POWER   ((uint)0x00010000)      /* PB 15 */
555
556 #define PC_ENET_RESET   ((ushort)0x0010)        /* PC 11 */
557
558 #define PD_MII_TXD1     ((ushort)0x1000)        /* PD  3 */
559 #define PD_MII_TXD2     ((ushort)0x0800)        /* PD  4 */
560 #define PD_MII_TXD3     ((ushort)0x0400)        /* PD  5 */
561 #define PD_MII_RX_DV    ((ushort)0x0200)        /* PD  6 */
562 #define PD_MII_RX_ERR   ((ushort)0x0100)        /* PD  7 */
563 #define PD_MII_RX_CLK   ((ushort)0x0080)        /* PD  8 */
564 #define PD_MII_TXD0     ((ushort)0x0040)        /* PD  9 */
565 #define PD_MII_RXD0     ((ushort)0x0020)        /* PD 10 */
566 #define PD_MII_TX_ERR   ((ushort)0x0010)        /* PD 11 */
567 #define PD_MII_MDC      ((ushort)0x0008)        /* PD 12 */
568 #define PD_MII_RXD1     ((ushort)0x0004)        /* PD 13 */
569 #define PD_MII_RXD2     ((ushort)0x0002)        /* PD 14 */
570 #define PD_MII_RXD3     ((ushort)0x0001)        /* PD 15 */
571
572 #define PD_MII_MASK     ((ushort)0x1FFF)        /* PD 3...15 */
573
574 #endif  /* CONFIG_KUP4K */
575
576 /***  LWMON  **********************************************************/
577
578 #if defined(CONFIG_LWMON)
579 /* Bits in parallel I/O port registers that have to be set/cleared
580  * to configure the pins for SCC2 use.
581  */
582 #define PROFF_ENET      PROFF_SCC2
583 #define CPM_CR_ENET     CPM_CR_CH_SCC2
584 #define SCC_ENET        1
585 #define PA_ENET_RXD     ((ushort)0x0004)        /* PA 13 */
586 #define PA_ENET_TXD     ((ushort)0x0008)        /* PA 12 */
587 #define PA_ENET_RCLK    ((ushort)0x0800)        /* PA  4 */
588 #define PA_ENET_TCLK    ((ushort)0x0400)        /* PA  5 */
589
590 #define PB_ENET_TENA    ((uint)0x00002000)      /* PB 18 */
591
592 #define PC_ENET_CLSN    ((ushort)0x0040)        /* PC  9 */
593 #define PC_ENET_RENA    ((ushort)0x0080)        /* PC  8 */
594
595 /* Control bits in the SICR to route TCLK (CLK3) and RCLK (CLK4) to
596  * SCC2.  Also, make sure GR2 (bit 16) and SC2 (bit 17) are zero.
597  */
598 #define SICR_ENET_MASK  ((uint)0x0000ff00)
599 #define SICR_ENET_CLKRT ((uint)0x00003E00)
600 #endif  /* CONFIG_LWMON */
601
602 /***  KM8XX  *********************************************************/
603
604 /* The KM8XX Service Module uses SCC3 for Ethernet */
605
606 #ifdef CONFIG_KM8XX
607 #define PROFF_ENET      PROFF_SCC3              /* Ethernet on SCC3 */
608 #define CPM_CR_ENET     CPM_CR_CH_SCC3
609 #define SCC_ENET        2
610 #define PA_ENET_RXD     ((ushort)0x0010)        /* PA 11 */
611 #define PA_ENET_TXD     ((ushort)0x0020)        /* PA 10 */
612 #define PA_ENET_RCLK    ((ushort)0x1000)        /* PA  3 CLK 5 */
613 #define PA_ENET_TCLK    ((ushort)0x2000)        /* PA  2 CLK 6 */
614
615 #define PC_ENET_TENA    ((ushort)0x0004)        /* PC 13 */
616
617 #define PC_ENET_RENA    ((ushort)0x0200)        /* PC  6 */
618 #define PC_ENET_CLSN    ((ushort)0x0100)        /* PC  7 */
619
620 /* Control bits in the SICR to route TCLK (CLK6) and RCLK (CLK5) to
621  * SCC3.  Also, make sure GR3 (bit 8) and SC3 (bit 9) are zero.
622  */
623 #define SICR_ENET_MASK  ((uint)0x00FF0000)
624 #define SICR_ENET_CLKRT ((uint)0x00250000)
625 #endif  /* CONFIG_KM8XX */
626
627 /***  NETVIA  *******************************************************/
628
629 #if defined(CONFIG_NETVIA)
630 /* Bits in parallel I/O port registers that have to be set/cleared
631  * to configure the pins for SCC2 use.
632  */
633 #define PROFF_ENET      PROFF_SCC2
634 #define CPM_CR_ENET     CPM_CR_CH_SCC2
635 #define SCC_ENET        1
636 #define PA_ENET_RXD     ((ushort)0x0004)        /* PA 13 */
637 #define PA_ENET_TXD     ((ushort)0x0008)        /* PA 12 */
638 #define PA_ENET_RCLK    ((ushort)0x0200)        /* PA  6 */
639 #define PA_ENET_TCLK    ((ushort)0x0800)        /* PA  4 */
640
641 #if !defined(CONFIG_NETVIA_VERSION) || CONFIG_NETVIA_VERSION == 1
642 # define PB_ENET_PDN    ((ushort)0x4000)        /* PB 17 */
643 #elif CONFIG_NETVIA_VERSION >= 2
644 # define PC_ENET_PDN    ((ushort)0x0008)        /* PC 12 */
645 #endif
646
647 #define PB_ENET_TENA    ((ushort)0x2000)        /* PB 18 */
648
649 #define PC_ENET_CLSN    ((ushort)0x0040)        /* PC  9 */
650 #define PC_ENET_RENA    ((ushort)0x0080)        /* PC  8 */
651
652 /* Control bits in the SICR to route TCLK (CLK3) and RCLK (CLK1) to
653  * SCC2.  Also, make sure GR2 (bit 16) and SC2 (bit 17) are zero.
654  */
655 #define SICR_ENET_MASK  ((uint)0x0000ff00)
656 #define SICR_ENET_CLKRT ((uint)0x00002f00)
657
658 #endif  /* CONFIG_NETVIA */
659
660 /***  SPD823TS  ******************************************************/
661
662 #ifdef CONFIG_SPD823TS
663 /* Bits in parallel I/O port registers that have to be set/cleared
664  * to configure the pins for SCC2 use.
665  */
666 #define PROFF_ENET      PROFF_SCC2              /* Ethernet on SCC2 */
667 #define CPM_CR_ENET     CPM_CR_CH_SCC2
668 #define SCC_ENET        1
669 #define PA_ENET_MDC     ((ushort)0x0001)        /* PA 15 !!! */
670 #define PA_ENET_MDIO    ((ushort)0x0002)        /* PA 14 !!! */
671 #define PA_ENET_RXD     ((ushort)0x0004)        /* PA 13 */
672 #define PA_ENET_TXD     ((ushort)0x0008)        /* PA 12 */
673 #define PA_ENET_RCLK    ((ushort)0x0200)        /* PA  6 */
674 #define PA_ENET_TCLK    ((ushort)0x0400)        /* PA  5 */
675
676 #define PB_ENET_TENA    ((uint)0x00002000)      /* PB 18 */
677
678 #define PC_ENET_CLSN    ((ushort)0x0040)        /* PC  9 */
679 #define PC_ENET_RENA    ((ushort)0x0080)        /* PC  8 */
680 #define PC_ENET_RESET   ((ushort)0x0100)        /* PC  7 !!! */
681
682 /* Control bits in the SICR to route TCLK (CLK3) and RCLK (CLK2) to
683  * SCC2.  Also, make sure GR2 (bit 16) and SC2 (bit 17) are zero.
684  */
685 #define SICR_ENET_MASK  ((uint)0x0000ff00)
686 #define SICR_ENET_CLKRT ((uint)0x00002E00)
687 #endif  /* CONFIG_SPD823TS */
688
689 /***  MVS1, TQM823L/M, TQM850L/M, TQM885D, R360MPI  **********/
690
691 #if (defined(CONFIG_MVS) && CONFIG_MVS < 2) || \
692     defined(CONFIG_R360MPI) || \
693     defined(CONFIG_RRVISION)|| defined(CONFIG_TQM823L) || \
694     defined(CONFIG_TQM823M) || defined(CONFIG_TQM850L) || \
695     defined(CONFIG_TQM850M) || defined(CONFIG_TQM885D) || \
696     defined(CONFIG_RRVISION)
697
698 /* Bits in parallel I/O port registers that have to be set/cleared
699  * to configure the pins for SCC2 use.
700  */
701 #define PROFF_ENET      PROFF_SCC2
702 #define CPM_CR_ENET     CPM_CR_CH_SCC2
703 #define SCC_ENET        1
704 #define PA_ENET_RXD     ((ushort)0x0004)        /* PA 13 */
705 #define PA_ENET_TXD     ((ushort)0x0008)        /* PA 12 */
706 #define PA_ENET_RCLK    ((ushort)0x0100)        /* PA  7 */
707 #define PA_ENET_TCLK    ((ushort)0x0400)        /* PA  5 */
708
709 #define PB_ENET_TENA    ((uint)0x00002000)      /* PB 18 */
710
711 #define PC_ENET_CLSN    ((ushort)0x0040)        /* PC  9 */
712 #define PC_ENET_RENA    ((ushort)0x0080)        /* PC  8 */
713 #if defined(CONFIG_R360MPI)
714 #define PC_ENET_LBK     ((ushort)0x0008)        /* PC 12 */
715 #endif   /* CONFIG_R360MPI */
716
717 /* Control bits in the SICR to route TCLK (CLK3) and RCLK (CLK1) to
718  * SCC2.  Also, make sure GR2 (bit 16) and SC2 (bit 17) are zero.
719  */
720 #define SICR_ENET_MASK  ((uint)0x0000ff00)
721 #define SICR_ENET_CLKRT ((uint)0x00002600)
722
723 # ifdef CONFIG_FEC_ENET         /* Use FEC for Fast Ethernet */
724 #define FEC_ENET
725 # endif /* CONFIG_FEC_ENET */
726
727 #endif  /* CONFIG_MVS v1, CONFIG_TQM823L/M, CONFIG_TQM850L/M, etc. */
728
729 /***  TQM855L/M, TQM860L/M, TQM862L/M, TQM866L/M  *********************/
730
731 #if defined(CONFIG_TQM855L) || defined(CONFIG_TQM855M) || \
732     defined(CONFIG_TQM860L) || defined(CONFIG_TQM860M) || \
733     defined(CONFIG_TQM862L) || defined(CONFIG_TQM862M) || \
734     defined(CONFIG_TQM866L) || defined(CONFIG_TQM866M)
735
736 # ifdef CONFIG_SCC1_ENET        /* use SCC for 10Mbps Ethernet  */
737
738 /* Bits in parallel I/O port registers that have to be set/cleared
739  * to configure the pins for SCC1 use.
740  */
741 #define PROFF_ENET      PROFF_SCC1
742 #define CPM_CR_ENET     CPM_CR_CH_SCC1
743 #define SCC_ENET        0
744 #define PA_ENET_RXD     ((ushort)0x0001)        /* PA 15 */
745 #define PA_ENET_TXD     ((ushort)0x0002)        /* PA 14 */
746 #define PA_ENET_RCLK    ((ushort)0x0100)        /* PA  7 */
747 #define PA_ENET_TCLK    ((ushort)0x0400)        /* PA  5 */
748
749 #define PC_ENET_TENA    ((ushort)0x0001)        /* PC 15 */
750 #define PC_ENET_CLSN    ((ushort)0x0010)        /* PC 11 */
751 #define PC_ENET_RENA    ((ushort)0x0020)        /* PC 10 */
752
753 /* Control bits in the SICR to route TCLK (CLK3) and RCLK (CLK1) to
754  * SCC1.  Also, make sure GR1 (bit 24) and SC1 (bit 25) are zero.
755  */
756 #define SICR_ENET_MASK  ((uint)0x000000ff)
757 #define SICR_ENET_CLKRT ((uint)0x00000026)
758
759 # endif /* CONFIG_SCC1_ENET */
760
761 # ifdef CONFIG_FEC_ENET         /* Use FEC for Fast Ethernet */
762
763 #define FEC_ENET
764
765 #define PD_MII_TXD1     ((ushort)0x1000)        /* PD  3 */
766 #define PD_MII_TXD2     ((ushort)0x0800)        /* PD  4 */
767 #define PD_MII_TXD3     ((ushort)0x0400)        /* PD  5 */
768 #define PD_MII_RX_DV    ((ushort)0x0200)        /* PD  6 */
769 #define PD_MII_RX_ERR   ((ushort)0x0100)        /* PD  7 */
770 #define PD_MII_RX_CLK   ((ushort)0x0080)        /* PD  8 */
771 #define PD_MII_TXD0     ((ushort)0x0040)        /* PD  9 */
772 #define PD_MII_RXD0     ((ushort)0x0020)        /* PD 10 */
773 #define PD_MII_TX_ERR   ((ushort)0x0010)        /* PD 11 */
774 #define PD_MII_MDC      ((ushort)0x0008)        /* PD 12 */
775 #define PD_MII_RXD1     ((ushort)0x0004)        /* PD 13 */
776 #define PD_MII_RXD2     ((ushort)0x0002)        /* PD 14 */
777 #define PD_MII_RXD3     ((ushort)0x0001)        /* PD 15 */
778
779 #define PD_MII_MASK     ((ushort)0x1FFF)        /* PD 3...15 */
780
781 # endif /* CONFIG_FEC_ENET */
782 #endif  /* CONFIG_TQM855L/M, TQM860L/M, TQM862L/M */
783
784 /*********************************************************************/
785
786 /* SCC Event register as used by Ethernet.
787 */
788 #define SCCE_ENET_GRA   ((ushort)0x0080)        /* Graceful stop complete */
789 #define SCCE_ENET_TXE   ((ushort)0x0010)        /* Transmit Error */
790 #define SCCE_ENET_RXF   ((ushort)0x0008)        /* Full frame received */
791 #define SCCE_ENET_BSY   ((ushort)0x0004)        /* All incoming buffers full */
792 #define SCCE_ENET_TXB   ((ushort)0x0002)        /* A buffer was transmitted */
793 #define SCCE_ENET_RXB   ((ushort)0x0001)        /* A buffer was received */
794
795 /* SCC Mode Register (PSMR) as used by Ethernet.
796 */
797 #define SCC_PSMR_HBC    ((ushort)0x8000)        /* Enable heartbeat */
798 #define SCC_PSMR_FC     ((ushort)0x4000)        /* Force collision */
799 #define SCC_PSMR_RSH    ((ushort)0x2000)        /* Receive short frames */
800 #define SCC_PSMR_IAM    ((ushort)0x1000)        /* Check individual hash */
801 #define SCC_PSMR_ENCRC  ((ushort)0x0800)        /* Ethernet CRC mode */
802 #define SCC_PSMR_PRO    ((ushort)0x0200)        /* Promiscuous mode */
803 #define SCC_PSMR_BRO    ((ushort)0x0100)        /* Catch broadcast pkts */
804 #define SCC_PSMR_SBT    ((ushort)0x0080)        /* Special backoff timer */
805 #define SCC_PSMR_LPB    ((ushort)0x0040)        /* Set Loopback mode */
806 #define SCC_PSMR_SIP    ((ushort)0x0020)        /* Sample Input Pins */
807 #define SCC_PSMR_LCW    ((ushort)0x0010)        /* Late collision window */
808 #define SCC_PSMR_NIB22  ((ushort)0x000a)        /* Start frame search */
809 #define SCC_PSMR_FDE    ((ushort)0x0001)        /* Full duplex enable */
810
811 /* Buffer descriptor control/status used by Ethernet receive.
812 */
813 #define BD_ENET_RX_EMPTY        ((ushort)0x8000)
814 #define BD_ENET_RX_WRAP         ((ushort)0x2000)
815 #define BD_ENET_RX_INTR         ((ushort)0x1000)
816 #define BD_ENET_RX_LAST         ((ushort)0x0800)
817 #define BD_ENET_RX_FIRST        ((ushort)0x0400)
818 #define BD_ENET_RX_MISS         ((ushort)0x0100)
819 #define BD_ENET_RX_LG           ((ushort)0x0020)
820 #define BD_ENET_RX_NO           ((ushort)0x0010)
821 #define BD_ENET_RX_SH           ((ushort)0x0008)
822 #define BD_ENET_RX_CR           ((ushort)0x0004)
823 #define BD_ENET_RX_OV           ((ushort)0x0002)
824 #define BD_ENET_RX_CL           ((ushort)0x0001)
825 #define BD_ENET_RX_STATS        ((ushort)0x013f)        /* All status bits */
826
827 /* Buffer descriptor control/status used by Ethernet transmit.
828 */
829 #define BD_ENET_TX_READY        ((ushort)0x8000)
830 #define BD_ENET_TX_PAD          ((ushort)0x4000)
831 #define BD_ENET_TX_WRAP         ((ushort)0x2000)
832 #define BD_ENET_TX_INTR         ((ushort)0x1000)
833 #define BD_ENET_TX_LAST         ((ushort)0x0800)
834 #define BD_ENET_TX_TC           ((ushort)0x0400)
835 #define BD_ENET_TX_DEF          ((ushort)0x0200)
836 #define BD_ENET_TX_HB           ((ushort)0x0100)
837 #define BD_ENET_TX_LC           ((ushort)0x0080)
838 #define BD_ENET_TX_RL           ((ushort)0x0040)
839 #define BD_ENET_TX_RCMASK       ((ushort)0x003c)
840 #define BD_ENET_TX_UN           ((ushort)0x0002)
841 #define BD_ENET_TX_CSL          ((ushort)0x0001)
842 #define BD_ENET_TX_STATS        ((ushort)0x03ff)        /* All status bits */
843
844 /* SCC as UART
845 */
846 typedef struct scc_uart {
847         sccp_t  scc_genscc;
848         uint    scc_res1;       /* Reserved */
849         uint    scc_res2;       /* Reserved */
850         ushort  scc_maxidl;     /* Maximum idle chars */
851         ushort  scc_idlc;       /* temp idle counter */
852         ushort  scc_brkcr;      /* Break count register */
853         ushort  scc_parec;      /* receive parity error counter */
854         ushort  scc_frmec;      /* receive framing error counter */
855         ushort  scc_nosec;      /* receive noise counter */
856         ushort  scc_brkec;      /* receive break condition counter */
857         ushort  scc_brkln;      /* last received break length */
858         ushort  scc_uaddr1;     /* UART address character 1 */
859         ushort  scc_uaddr2;     /* UART address character 2 */
860         ushort  scc_rtemp;      /* Temp storage */
861         ushort  scc_toseq;      /* Transmit out of sequence char */
862         ushort  scc_char1;      /* control character 1 */
863         ushort  scc_char2;      /* control character 2 */
864         ushort  scc_char3;      /* control character 3 */
865         ushort  scc_char4;      /* control character 4 */
866         ushort  scc_char5;      /* control character 5 */
867         ushort  scc_char6;      /* control character 6 */
868         ushort  scc_char7;      /* control character 7 */
869         ushort  scc_char8;      /* control character 8 */
870         ushort  scc_rccm;       /* receive control character mask */
871         ushort  scc_rccr;       /* receive control character register */
872         ushort  scc_rlbc;       /* receive last break character */
873 } scc_uart_t;
874
875 /* SCC Event and Mask registers when it is used as a UART.
876 */
877 #define UART_SCCM_GLR           ((ushort)0x1000)
878 #define UART_SCCM_GLT           ((ushort)0x0800)
879 #define UART_SCCM_AB            ((ushort)0x0200)
880 #define UART_SCCM_IDL           ((ushort)0x0100)
881 #define UART_SCCM_GRA           ((ushort)0x0080)
882 #define UART_SCCM_BRKE          ((ushort)0x0040)
883 #define UART_SCCM_BRKS          ((ushort)0x0020)
884 #define UART_SCCM_CCR           ((ushort)0x0008)
885 #define UART_SCCM_BSY           ((ushort)0x0004)
886 #define UART_SCCM_TX            ((ushort)0x0002)
887 #define UART_SCCM_RX            ((ushort)0x0001)
888
889 /* The SCC PSMR when used as a UART.
890 */
891 #define SCU_PSMR_FLC            ((ushort)0x8000)
892 #define SCU_PSMR_SL             ((ushort)0x4000)
893 #define SCU_PSMR_CL             ((ushort)0x3000)
894 #define SCU_PSMR_UM             ((ushort)0x0c00)
895 #define SCU_PSMR_FRZ            ((ushort)0x0200)
896 #define SCU_PSMR_RZS            ((ushort)0x0100)
897 #define SCU_PSMR_SYN            ((ushort)0x0080)
898 #define SCU_PSMR_DRT            ((ushort)0x0040)
899 #define SCU_PSMR_PEN            ((ushort)0x0010)
900 #define SCU_PSMR_RPM            ((ushort)0x000c)
901 #define SCU_PSMR_REVP           ((ushort)0x0008)
902 #define SCU_PSMR_TPM            ((ushort)0x0003)
903 #define SCU_PSMR_TEVP           ((ushort)0x0003)
904
905 /* CPM Transparent mode SCC.
906  */
907 typedef struct scc_trans {
908         sccp_t  st_genscc;
909         uint    st_cpres;       /* Preset CRC */
910         uint    st_cmask;       /* Constant mask for CRC */
911 } scc_trans_t;
912
913 #define BD_SCC_TX_LAST          ((ushort)0x0800)
914
915 /* IIC parameter RAM.
916 */
917 typedef struct iic {
918         ushort  iic_rbase;      /* Rx Buffer descriptor base address */
919         ushort  iic_tbase;      /* Tx Buffer descriptor base address */
920         u_char  iic_rfcr;       /* Rx function code */
921         u_char  iic_tfcr;       /* Tx function code */
922         ushort  iic_mrblr;      /* Max receive buffer length */
923         uint    iic_rstate;     /* Internal */
924         uint    iic_rdp;        /* Internal */
925         ushort  iic_rbptr;      /* Internal */
926         ushort  iic_rbc;        /* Internal */
927         uint    iic_rxtmp;      /* Internal */
928         uint    iic_tstate;     /* Internal */
929         uint    iic_tdp;        /* Internal */
930         ushort  iic_tbptr;      /* Internal */
931         ushort  iic_tbc;        /* Internal */
932         uint    iic_txtmp;      /* Internal */
933         uint    iic_res;        /* reserved */
934         ushort  iic_rpbase;     /* Relocation pointer */
935         ushort  iic_res2;       /* reserved */
936 } iic_t;
937
938 /* SPI parameter RAM.
939 */
940 typedef struct spi {
941         ushort  spi_rbase;      /* Rx Buffer descriptor base address */
942         ushort  spi_tbase;      /* Tx Buffer descriptor base address */
943         u_char  spi_rfcr;       /* Rx function code */
944         u_char  spi_tfcr;       /* Tx function code */
945         ushort  spi_mrblr;      /* Max receive buffer length */
946         uint    spi_rstate;     /* Internal */
947         uint    spi_rdp;        /* Internal */
948         ushort  spi_rbptr;      /* Internal */
949         ushort  spi_rbc;        /* Internal */
950         uint    spi_rxtmp;      /* Internal */
951         uint    spi_tstate;     /* Internal */
952         uint    spi_tdp;        /* Internal */
953         ushort  spi_tbptr;      /* Internal */
954         ushort  spi_tbc;        /* Internal */
955         uint    spi_txtmp;      /* Internal */
956         uint    spi_res;
957         ushort  spi_rpbase;     /* Relocation pointer */
958         ushort  spi_res2;
959 } spi_t;
960
961 /* SPI Mode register.
962 */
963 #define SPMODE_LOOP     ((ushort)0x4000)        /* Loopback */
964 #define SPMODE_CI       ((ushort)0x2000)        /* Clock Invert */
965 #define SPMODE_CP       ((ushort)0x1000)        /* Clock Phase */
966 #define SPMODE_DIV16    ((ushort)0x0800)        /* BRG/16 mode */
967 #define SPMODE_REV      ((ushort)0x0400)        /* Reversed Data */
968 #define SPMODE_MSTR     ((ushort)0x0200)        /* SPI Master */
969 #define SPMODE_EN       ((ushort)0x0100)        /* Enable */
970 #define SPMODE_LENMSK   ((ushort)0x00f0)        /* character length */
971 #define SPMODE_PMMSK    ((ushort)0x000f)        /* prescale modulus */
972
973 #define SPMODE_LEN(x)   ((((x)-1)&0xF)<<4)
974 #define SPMODE_PM(x)    ((x) &0xF)
975
976 /* HDLC parameter RAM.
977 */
978
979 typedef struct hdlc_pram_s {
980         /*
981          * SCC parameter RAM
982          */
983         ushort  rbase;          /* Rx Buffer descriptor base address */
984         ushort  tbase;          /* Tx Buffer descriptor base address */
985         uchar   rfcr;           /* Rx function code */
986         uchar   tfcr;           /* Tx function code */
987         ushort  mrblr;          /* Rx buffer length */
988         ulong   rstate;         /* Rx internal state */
989         ulong   rptr;           /* Rx internal data pointer */
990         ushort  rbptr;          /* rb BD Pointer */
991         ushort  rcount;         /* Rx internal byte count */
992         ulong   rtemp;          /* Rx temp */
993         ulong   tstate;         /* Tx internal state */
994         ulong   tptr;           /* Tx internal data pointer */
995         ushort  tbptr;          /* Tx BD pointer */
996         ushort  tcount;         /* Tx byte count */
997         ulong   ttemp;          /* Tx temp */
998         ulong   rcrc;           /* temp receive CRC */
999         ulong   tcrc;           /* temp transmit CRC */
1000         /*
1001          * HDLC specific parameter RAM
1002          */
1003         uchar   res[4];         /* reserved */
1004         ulong   c_mask;         /* CRC constant */
1005         ulong   c_pres;         /* CRC preset */
1006         ushort  disfc;          /* discarded frame counter */
1007         ushort  crcec;          /* CRC error counter */
1008         ushort  abtsc;          /* abort sequence counter */
1009         ushort  nmarc;          /* nonmatching address rx cnt */
1010         ushort  retrc;          /* frame retransmission cnt */
1011         ushort  mflr;           /* maximum frame length reg */
1012         ushort  max_cnt;        /* maximum length counter */
1013         ushort  rfthr;          /* received frames threshold */
1014         ushort  rfcnt;          /* received frames count */
1015         ushort  hmask;          /* user defined frm addr mask */
1016         ushort  haddr1;         /* user defined frm address 1 */
1017         ushort  haddr2;         /* user defined frm address 2 */
1018         ushort  haddr3;         /* user defined frm address 3 */
1019         ushort  haddr4;         /* user defined frm address 4 */
1020         ushort  tmp;            /* temp */
1021         ushort  tmp_mb;         /* temp */
1022 } hdlc_pram_t;
1023
1024 /* CPM interrupts.  There are nearly 32 interrupts generated by CPM
1025  * channels or devices.  All of these are presented to the PPC core
1026  * as a single interrupt.  The CPM interrupt handler dispatches its
1027  * own handlers, in a similar fashion to the PPC core handler.  We
1028  * use the table as defined in the manuals (i.e. no special high
1029  * priority and SCC1 == SCCa, etc...).
1030  */
1031 #define CPMVEC_NR               32
1032 #define CPMVEC_OFFSET           0x00010000
1033 #define CPMVEC_PIO_PC15         ((ushort)0x1f | CPMVEC_OFFSET)
1034 #define CPMVEC_SCC1             ((ushort)0x1e | CPMVEC_OFFSET)
1035 #define CPMVEC_SCC2             ((ushort)0x1d | CPMVEC_OFFSET)
1036 #define CPMVEC_SCC3             ((ushort)0x1c | CPMVEC_OFFSET)
1037 #define CPMVEC_SCC4             ((ushort)0x1b | CPMVEC_OFFSET)
1038 #define CPMVEC_PIO_PC14         ((ushort)0x1a | CPMVEC_OFFSET)
1039 #define CPMVEC_TIMER1           ((ushort)0x19 | CPMVEC_OFFSET)
1040 #define CPMVEC_PIO_PC13         ((ushort)0x18 | CPMVEC_OFFSET)
1041 #define CPMVEC_PIO_PC12         ((ushort)0x17 | CPMVEC_OFFSET)
1042 #define CPMVEC_SDMA_CB_ERR      ((ushort)0x16 | CPMVEC_OFFSET)
1043 #define CPMVEC_IDMA1            ((ushort)0x15 | CPMVEC_OFFSET)
1044 #define CPMVEC_IDMA2            ((ushort)0x14 | CPMVEC_OFFSET)
1045 #define CPMVEC_TIMER2           ((ushort)0x12 | CPMVEC_OFFSET)
1046 #define CPMVEC_RISCTIMER        ((ushort)0x11 | CPMVEC_OFFSET)
1047 #define CPMVEC_I2C              ((ushort)0x10 | CPMVEC_OFFSET)
1048 #define CPMVEC_PIO_PC11         ((ushort)0x0f | CPMVEC_OFFSET)
1049 #define CPMVEC_PIO_PC10         ((ushort)0x0e | CPMVEC_OFFSET)
1050 #define CPMVEC_TIMER3           ((ushort)0x0c | CPMVEC_OFFSET)
1051 #define CPMVEC_PIO_PC9          ((ushort)0x0b | CPMVEC_OFFSET)
1052 #define CPMVEC_PIO_PC8          ((ushort)0x0a | CPMVEC_OFFSET)
1053 #define CPMVEC_PIO_PC7          ((ushort)0x09 | CPMVEC_OFFSET)
1054 #define CPMVEC_TIMER4           ((ushort)0x07 | CPMVEC_OFFSET)
1055 #define CPMVEC_PIO_PC6          ((ushort)0x06 | CPMVEC_OFFSET)
1056 #define CPMVEC_SPI              ((ushort)0x05 | CPMVEC_OFFSET)
1057 #define CPMVEC_SMC1             ((ushort)0x04 | CPMVEC_OFFSET)
1058 #define CPMVEC_SMC2             ((ushort)0x03 | CPMVEC_OFFSET)
1059 #define CPMVEC_PIO_PC5          ((ushort)0x02 | CPMVEC_OFFSET)
1060 #define CPMVEC_PIO_PC4          ((ushort)0x01 | CPMVEC_OFFSET)
1061 #define CPMVEC_ERROR            ((ushort)0x00 | CPMVEC_OFFSET)
1062
1063 extern void irq_install_handler(int vec, void (*handler)(void *), void *dev_id);
1064
1065 /* CPM interrupt configuration vector.
1066 */
1067 #define CICR_SCD_SCC4           ((uint)0x00c00000)      /* SCC4 @ SCCd */
1068 #define CICR_SCC_SCC3           ((uint)0x00200000)      /* SCC3 @ SCCc */
1069 #define CICR_SCB_SCC2           ((uint)0x00040000)      /* SCC2 @ SCCb */
1070 #define CICR_SCA_SCC1           ((uint)0x00000000)      /* SCC1 @ SCCa */
1071 #define CICR_IRL_MASK           ((uint)0x0000e000)      /* Core interrrupt */
1072 #define CICR_HP_MASK            ((uint)0x00001f00)      /* Hi-pri int. */
1073 #define CICR_IEN                ((uint)0x00000080)      /* Int. enable */
1074 #define CICR_SPS                ((uint)0x00000001)      /* SCC Spread */
1075 #endif /* __CPM_8XX__ */