Merge with git://www.denx.de/git/u-boot.git#testing-USB
[platform/kernel/u-boot.git] / include / asm-ppc / immap_qe.h
1 /*
2  * QUICC Engine (QE) Internal Memory Map.
3  * The Internal Memory Map for devices with QE on them. This
4  * is the superset of all QE devices (8360, etc.).
5  *
6  * Copyright (c) 2006 Freescale Semiconductor, Inc.
7  * Author: Shlomi Gridih <gridish@freescale.com>
8  *
9  * This program is free software; you can redistribute  it and/or modify it
10  * under  the terms of  the GNU General  Public License as published by the
11  * Free Software Foundation;  either version 2 of the  License, or (at your
12  * option) any later version.
13  */
14
15 #ifndef __IMMAP_QE_H__
16 #define __IMMAP_QE_H__
17
18 /* QE I-RAM
19 */
20 typedef struct qe_iram {
21         u32 iadd;               /* I-RAM Address Register */
22         u32 idata;              /* I-RAM Data Register    */
23         u8 res0[0x78];
24 } __attribute__ ((packed)) qe_iram_t;
25
26 /* QE Interrupt Controller
27 */
28 typedef struct qe_ic {
29         u32 qicr;
30         u32 qivec;
31         u32 qripnr;
32         u32 qipnr;
33         u32 qipxcc;
34         u32 qipycc;
35         u32 qipwcc;
36         u32 qipzcc;
37         u32 qimr;
38         u32 qrimr;
39         u32 qicnr;
40         u8 res0[0x4];
41         u32 qiprta;
42         u32 qiprtb;
43         u8 res1[0x4];
44         u32 qricr;
45         u8 res2[0x20];
46         u32 qhivec;
47         u8 res3[0x1C];
48 } __attribute__ ((packed)) qe_ic_t;
49
50 /* Communications Processor
51 */
52 typedef struct cp_qe {
53         u32 cecr;               /* QE command register */
54         u32 ceccr;              /* QE controller configuration register */
55         u32 cecdr;              /* QE command data register */
56         u8 res0[0xA];
57         u16 ceter;              /* QE timer event register */
58         u8 res1[0x2];
59         u16 cetmr;              /* QE timers mask register */
60         u32 cetscr;             /* QE time-stamp timer control register */
61         u32 cetsr1;             /* QE time-stamp register 1 */
62         u32 cetsr2;             /* QE time-stamp register 2 */
63         u8 res2[0x8];
64         u32 cevter;             /* QE virtual tasks event register */
65         u32 cevtmr;             /* QE virtual tasks mask register */
66         u16 cercr;              /* QE RAM control register */
67         u8 res3[0x2];
68         u8 res4[0x24];
69         u16 ceexe1;             /* QE external request 1 event register */
70         u8 res5[0x2];
71         u16 ceexm1;             /* QE external request 1 mask register */
72         u8 res6[0x2];
73         u16 ceexe2;             /* QE external request 2 event register */
74         u8 res7[0x2];
75         u16 ceexm2;             /* QE external request 2 mask register */
76         u8 res8[0x2];
77         u16 ceexe3;             /* QE external request 3 event register */
78         u8 res9[0x2];
79         u16 ceexm3;             /* QE external request 3 mask register */
80         u8 res10[0x2];
81         u16 ceexe4;             /* QE external request 4 event register */
82         u8 res11[0x2];
83         u16 ceexm4;             /* QE external request 4 mask register */
84         u8 res12[0x2];
85         u8 res13[0x280];
86 } __attribute__ ((packed)) cp_qe_t;
87
88 /* QE Multiplexer
89 */
90 typedef struct qe_mux {
91         u32 cmxgcr;             /* CMX general clock route register    */
92         u32 cmxsi1cr_l;         /* CMX SI1 clock route low register    */
93         u32 cmxsi1cr_h;         /* CMX SI1 clock route high register   */
94         u32 cmxsi1syr;          /* CMX SI1 SYNC route register         */
95         u32 cmxucr1;            /* CMX UCC1, UCC3 clock route register */
96         u32 cmxucr2;            /* CMX UCC5, UCC7 clock route register */
97         u32 cmxucr3;            /* CMX UCC2, UCC4 clock route register */
98         u32 cmxucr4;            /* CMX UCC6, UCC8 clock route register */
99         u32 cmxupcr;            /* CMX UPC clock route register        */
100         u8 res0[0x1C];
101 } __attribute__ ((packed)) qe_mux_t;
102
103 /* QE Timers
104 */
105 typedef struct qe_timers {
106         u8 gtcfr1;              /* Timer 1 2 global configuration register */
107         u8 res0[0x3];
108         u8 gtcfr2;              /* Timer 3 4 global configuration register */
109         u8 res1[0xB];
110         u16 gtmdr1;             /* Timer 1 mode register */
111         u16 gtmdr2;             /* Timer 2 mode register */
112         u16 gtrfr1;             /* Timer 1 reference register */
113         u16 gtrfr2;             /* Timer 2 reference register */
114         u16 gtcpr1;             /* Timer 1 capture register */
115         u16 gtcpr2;             /* Timer 2 capture register */
116         u16 gtcnr1;             /* Timer 1 counter */
117         u16 gtcnr2;             /* Timer 2 counter */
118         u16 gtmdr3;             /* Timer 3 mode register */
119         u16 gtmdr4;             /* Timer 4 mode register */
120         u16 gtrfr3;             /* Timer 3 reference register */
121         u16 gtrfr4;             /* Timer 4 reference register */
122         u16 gtcpr3;             /* Timer 3 capture register */
123         u16 gtcpr4;             /* Timer 4 capture register */
124         u16 gtcnr3;             /* Timer 3 counter */
125         u16 gtcnr4;             /* Timer 4 counter */
126         u16 gtevr1;             /* Timer 1 event register */
127         u16 gtevr2;             /* Timer 2 event register */
128         u16 gtevr3;             /* Timer 3 event register */
129         u16 gtevr4;             /* Timer 4 event register */
130         u16 gtps;               /* Timer 1 prescale register */
131         u8 res2[0x46];
132 } __attribute__ ((packed)) qe_timers_t;
133
134 /* BRG
135 */
136 typedef struct qe_brg {
137         u32 brgc1;              /* BRG1 configuration register  */
138         u32 brgc2;              /* BRG2 configuration register  */
139         u32 brgc3;              /* BRG3 configuration register  */
140         u32 brgc4;              /* BRG4 configuration register  */
141         u32 brgc5;              /* BRG5 configuration register  */
142         u32 brgc6;              /* BRG6 configuration register  */
143         u32 brgc7;              /* BRG7 configuration register  */
144         u32 brgc8;              /* BRG8 configuration register  */
145         u32 brgc9;              /* BRG9 configuration register  */
146         u32 brgc10;             /* BRG10 configuration register */
147         u32 brgc11;             /* BRG11 configuration register */
148         u32 brgc12;             /* BRG12 configuration register */
149         u32 brgc13;             /* BRG13 configuration register */
150         u32 brgc14;             /* BRG14 configuration register */
151         u32 brgc15;             /* BRG15 configuration register */
152         u32 brgc16;             /* BRG16 configuration register */
153         u8 res0[0x40];
154 } __attribute__ ((packed)) qe_brg_t;
155
156 /* SPI
157 */
158 typedef struct spi {
159         u8 res0[0x20];
160         u32 spmode;             /* SPI mode register */
161         u8 res1[0x2];
162         u8 spie;                /* SPI event register */
163         u8 res2[0x1];
164         u8 res3[0x2];
165         u8 spim;                /* SPI mask register */
166         u8 res4[0x1];
167         u8 res5[0x1];
168         u8 spcom;               /* SPI command register  */
169         u8 res6[0x2];
170         u32 spitd;              /* SPI transmit data register (cpu mode) */
171         u32 spird;              /* SPI receive data register (cpu mode) */
172         u8 res7[0x8];
173 } __attribute__ ((packed)) spi_t;
174
175 /* SI
176 */
177 typedef struct si1 {
178         u16 siamr1;             /* SI1 TDMA mode register */
179         u16 sibmr1;             /* SI1 TDMB mode register */
180         u16 sicmr1;             /* SI1 TDMC mode register */
181         u16 sidmr1;             /* SI1 TDMD mode register */
182         u8 siglmr1_h;           /* SI1 global mode register high */
183         u8 res0[0x1];
184         u8 sicmdr1_h;           /* SI1 command register high */
185         u8 res2[0x1];
186         u8 sistr1_h;            /* SI1 status register high */
187         u8 res3[0x1];
188         u16 sirsr1_h;           /* SI1 RAM shadow address register high */
189         u8 sitarc1;             /* SI1 RAM counter Tx TDMA */
190         u8 sitbrc1;             /* SI1 RAM counter Tx TDMB */
191         u8 sitcrc1;             /* SI1 RAM counter Tx TDMC */
192         u8 sitdrc1;             /* SI1 RAM counter Tx TDMD */
193         u8 sirarc1;             /* SI1 RAM counter Rx TDMA */
194         u8 sirbrc1;             /* SI1 RAM counter Rx TDMB */
195         u8 sircrc1;             /* SI1 RAM counter Rx TDMC */
196         u8 sirdrc1;             /* SI1 RAM counter Rx TDMD */
197         u8 res4[0x8];
198         u16 siemr1;             /* SI1 TDME mode register 16 bits */
199         u16 sifmr1;             /* SI1 TDMF mode register 16 bits */
200         u16 sigmr1;             /* SI1 TDMG mode register 16 bits */
201         u16 sihmr1;             /* SI1 TDMH mode register 16 bits */
202         u8 siglmg1_l;           /* SI1 global mode register low 8 bits */
203         u8 res5[0x1];
204         u8 sicmdr1_l;           /* SI1 command register low 8 bits */
205         u8 res6[0x1];
206         u8 sistr1_l;            /* SI1 status register low 8 bits */
207         u8 res7[0x1];
208         u16 sirsr1_l;           /* SI1 RAM shadow address register low 16 bits */
209         u8 siterc1;             /* SI1 RAM counter Tx TDME 8 bits */
210         u8 sitfrc1;             /* SI1 RAM counter Tx TDMF 8 bits */
211         u8 sitgrc1;             /* SI1 RAM counter Tx TDMG 8 bits */
212         u8 sithrc1;             /* SI1 RAM counter Tx TDMH 8 bits */
213         u8 sirerc1;             /* SI1 RAM counter Rx TDME 8 bits */
214         u8 sirfrc1;             /* SI1 RAM counter Rx TDMF 8 bits */
215         u8 sirgrc1;             /* SI1 RAM counter Rx TDMG 8 bits */
216         u8 sirhrc1;             /* SI1 RAM counter Rx TDMH 8 bits */
217         u8 res8[0x8];
218         u32 siml1;              /* SI1 multiframe limit register */
219         u8 siedm1;              /* SI1 extended diagnostic mode register */
220         u8 res9[0xBB];
221 } __attribute__ ((packed)) si1_t;
222
223 /* SI Routing Tables
224 */
225 typedef struct sir {
226         u8 tx[0x400];
227         u8 rx[0x400];
228         u8 res0[0x800];
229 } __attribute__ ((packed)) sir_t;
230
231 /* USB Controller.
232 */
233 typedef struct usb_ctlr {
234         u8 usb_usmod;
235         u8 usb_usadr;
236         u8 usb_uscom;
237         u8 res1[1];
238         u16 usb_usep1;
239         u16 usb_usep2;
240         u16 usb_usep3;
241         u16 usb_usep4;
242         u8 res2[4];
243         u16 usb_usber;
244         u8 res3[2];
245         u16 usb_usbmr;
246         u8 res4[1];
247         u8 usb_usbs;
248         u16 usb_ussft;
249         u8 res5[2];
250         u16 usb_usfrn;
251         u8 res6[0x22];
252 } __attribute__ ((packed)) usb_t;
253
254 /* MCC
255 */
256 typedef struct mcc {
257         u32 mcce;               /* MCC event register */
258         u32 mccm;               /* MCC mask register */
259         u32 mccf;               /* MCC configuration register */
260         u32 merl;               /* MCC emergency request level register */
261         u8 res0[0xF0];
262 } __attribute__ ((packed)) mcc_t;
263
264 /* QE UCC Slow
265 */
266 typedef struct ucc_slow {
267         u32 gumr_l;             /* UCCx general mode register (low) */
268         u32 gumr_h;             /* UCCx general mode register (high) */
269         u16 upsmr;              /* UCCx protocol-specific mode register */
270         u8 res0[0x2];
271         u16 utodr;              /* UCCx transmit on demand register */
272         u16 udsr;               /* UCCx data synchronization register */
273         u16 ucce;               /* UCCx event register */
274         u8 res1[0x2];
275         u16 uccm;               /* UCCx mask register */
276         u8 res2[0x1];
277         u8 uccs;                /* UCCx status register */
278         u8 res3[0x24];
279         u16 utpt;
280         u8 guemr;               /* UCC general extended mode register */
281         u8 res4[0x200 - 0x091];
282 } __attribute__ ((packed)) ucc_slow_t;
283
284 typedef struct ucc_ethernet {
285         u32 maccfg1;            /* mac configuration reg. 1            */
286         u32 maccfg2;            /* mac configuration reg. 2            */
287         u32 ipgifg;             /* interframe gap reg.                 */
288         u32 hafdup;             /* half-duplex reg.                    */
289         u8 res1[0x10];
290         u32 miimcfg;            /* MII management configuration reg    */
291         u32 miimcom;            /* MII management command reg          */
292         u32 miimadd;            /* MII management address reg          */
293         u32 miimcon;            /* MII management control reg          */
294         u32 miimstat;           /* MII management status reg           */
295         u32 miimind;            /* MII management indication reg       */
296         u32 ifctl;              /* interface control reg               */
297         u32 ifstat;             /* interface statux reg                */
298         u32 macstnaddr1;        /* mac station address part 1 reg      */
299         u32 macstnaddr2;        /* mac station address part 2 reg      */
300         u8 res2[0x8];
301         u32 uempr;              /* UCC Ethernet Mac parameter reg      */
302         u32 utbipar;            /* UCC tbi address reg                 */
303         u16 uescr;              /* UCC Ethernet statistics control reg */
304         u8 res3[0x180 - 0x15A];
305         u32 tx64;               /* Total number of frames (including bad
306                                  * frames) transmitted that were exactly
307                                  * of the minimal length (64 for un tagged,
308                                  * 68 for tagged, or with length exactly
309                                  * equal to the parameter MINLength */
310         u32 tx127;              /* Total number of frames (including bad
311                                  * frames) transmitted that were between
312                                  * MINLength (Including FCS length==4)
313                                  * and 127 octets */
314         u32 tx255;              /* Total number of frames (including bad
315                                  * frames) transmitted that were between
316                                  * 128 (Including FCS length==4) and 255
317                                  * octets */
318         u32 rx64;               /* Total number of frames received including
319                                  * bad frames that were exactly of the
320                                  * mninimal length (64 bytes) */
321         u32 rx127;              /* Total number of frames (including bad
322                                  * frames) received that were between
323                                  * MINLength (Including FCS length==4)
324                                  * and 127 octets */
325         u32 rx255;              /* Total number of frames (including
326                                  * bad frames) received that were between
327                                  * 128 (Including FCS length==4) and 255
328                                  * octets */
329         u32 txok;               /* Total number of octets residing in frames
330                                  * that where involved in succesfull
331                                  * transmission */
332         u16 txcf;               /* Total number of PAUSE control frames
333                                  *  transmitted by this MAC */
334         u8 res4[0x2];
335         u32 tmca;               /* Total number of frames that were transmitted
336                                  * succesfully with the group address bit set
337                                  * that are not broadcast frames */
338         u32 tbca;               /* Total number of frames transmitted
339                                  * succesfully that had destination address
340                                  * field equal to the broadcast address */
341         u32 rxfok;              /* Total number of frames received OK */
342         u32 rxbok;              /* Total number of octets received OK */
343         u32 rbyt;               /* Total number of octets received including
344                                  * octets in bad frames. Must be implemented
345                                  * in HW because it includes octets in frames
346                                  * that never even reach the UCC */
347         u32 rmca;               /* Total number of frames that were received
348                                  * succesfully with the group address bit set
349                                  * that are not broadcast frames */
350         u32 rbca;               /* Total number of frames received succesfully
351                                  * that had destination address equal to the
352                                  * broadcast address */
353         u32 scar;               /* Statistics carry register */
354         u32 scam;               /* Statistics caryy mask register */
355         u8 res5[0x200 - 0x1c4];
356 } __attribute__ ((packed)) uec_t;
357
358 /* QE UCC Fast
359 */
360 typedef struct ucc_fast {
361         u32 gumr;               /* UCCx general mode register */
362         u32 upsmr;              /* UCCx protocol-specific mode register  */
363         u16 utodr;              /* UCCx transmit on demand register  */
364         u8 res0[0x2];
365         u16 udsr;               /* UCCx data synchronization register  */
366         u8 res1[0x2];
367         u32 ucce;               /* UCCx event register */
368         u32 uccm;               /* UCCx mask register.  */
369         u8 uccs;                /* UCCx status register */
370         u8 res2[0x7];
371         u32 urfb;               /* UCC receive FIFO base */
372         u16 urfs;               /* UCC receive FIFO size */
373         u8 res3[0x2];
374         u16 urfet;              /* UCC receive FIFO emergency threshold */
375         u16 urfset;             /* UCC receive FIFO special emergency
376                                  * threshold */
377         u32 utfb;               /* UCC transmit FIFO base */
378         u16 utfs;               /* UCC transmit FIFO size */
379         u8 res4[0x2];
380         u16 utfet;              /* UCC transmit FIFO emergency threshold */
381         u8 res5[0x2];
382         u16 utftt;              /* UCC transmit FIFO transmit threshold */
383         u8 res6[0x2];
384         u16 utpt;               /* UCC transmit polling timer */
385         u8 res7[0x2];
386         u32 urtry;              /* UCC retry counter register */
387         u8 res8[0x4C];
388         u8 guemr;               /* UCC general extended mode register */
389         u8 res9[0x100 - 0x091];
390         uec_t ucc_eth;
391 } __attribute__ ((packed)) ucc_fast_t;
392
393 /* QE UCC
394 */
395 typedef struct ucc_common {
396         u8 res1[0x90];
397         u8 guemr;
398         u8 res2[0x200 - 0x091];
399 } __attribute__ ((packed)) ucc_common_t;
400
401 typedef struct ucc {
402         union {
403                 ucc_slow_t slow;
404                 ucc_fast_t fast;
405                 ucc_common_t common;
406         };
407 } __attribute__ ((packed)) ucc_t;
408
409 /* MultiPHY UTOPIA POS Controllers (UPC)
410 */
411 typedef struct upc {
412         u32 upgcr;              /* UTOPIA/POS general configuration register */
413         u32 uplpa;              /* UTOPIA/POS last PHY address */
414         u32 uphec;              /* ATM HEC register */
415         u32 upuc;               /* UTOPIA/POS UCC configuration */
416         u32 updc1;              /* UTOPIA/POS device 1 configuration */
417         u32 updc2;              /* UTOPIA/POS device 2 configuration  */
418         u32 updc3;              /* UTOPIA/POS device 3 configuration */
419         u32 updc4;              /* UTOPIA/POS device 4 configuration  */
420         u32 upstpa;             /* UTOPIA/POS STPA threshold  */
421         u8 res0[0xC];
422         u32 updrs1_h;           /* UTOPIA/POS device 1 rate select  */
423         u32 updrs1_l;           /* UTOPIA/POS device 1 rate select  */
424         u32 updrs2_h;           /* UTOPIA/POS device 2 rate select  */
425         u32 updrs2_l;           /* UTOPIA/POS device 2 rate select */
426         u32 updrs3_h;           /* UTOPIA/POS device 3 rate select */
427         u32 updrs3_l;           /* UTOPIA/POS device 3 rate select */
428         u32 updrs4_h;           /* UTOPIA/POS device 4 rate select */
429         u32 updrs4_l;           /* UTOPIA/POS device 4 rate select */
430         u32 updrp1;             /* UTOPIA/POS device 1 receive priority low  */
431         u32 updrp2;             /* UTOPIA/POS device 2 receive priority low  */
432         u32 updrp3;             /* UTOPIA/POS device 3 receive priority low  */
433         u32 updrp4;             /* UTOPIA/POS device 4 receive priority low  */
434         u32 upde1;              /* UTOPIA/POS device 1 event */
435         u32 upde2;              /* UTOPIA/POS device 2 event */
436         u32 upde3;              /* UTOPIA/POS device 3 event */
437         u32 upde4;              /* UTOPIA/POS device 4 event */
438         u16 uprp1;
439         u16 uprp2;
440         u16 uprp3;
441         u16 uprp4;
442         u8 res1[0x8];
443         u16 uptirr1_0;          /* Device 1 transmit internal rate 0 */
444         u16 uptirr1_1;          /* Device 1 transmit internal rate 1 */
445         u16 uptirr1_2;          /* Device 1 transmit internal rate 2 */
446         u16 uptirr1_3;          /* Device 1 transmit internal rate 3 */
447         u16 uptirr2_0;          /* Device 2 transmit internal rate 0 */
448         u16 uptirr2_1;          /* Device 2 transmit internal rate 1 */
449         u16 uptirr2_2;          /* Device 2 transmit internal rate 2 */
450         u16 uptirr2_3;          /* Device 2 transmit internal rate 3 */
451         u16 uptirr3_0;          /* Device 3 transmit internal rate 0 */
452         u16 uptirr3_1;          /* Device 3 transmit internal rate 1 */
453         u16 uptirr3_2;          /* Device 3 transmit internal rate 2 */
454         u16 uptirr3_3;          /* Device 3 transmit internal rate 3 */
455         u16 uptirr4_0;          /* Device 4 transmit internal rate 0 */
456         u16 uptirr4_1;          /* Device 4 transmit internal rate 1 */
457         u16 uptirr4_2;          /* Device 4 transmit internal rate 2 */
458         u16 uptirr4_3;          /* Device 4 transmit internal rate 3 */
459         u32 uper1;              /* Device 1 port enable register */
460         u32 uper2;              /* Device 2 port enable register */
461         u32 uper3;              /* Device 3 port enable register */
462         u32 uper4;              /* Device 4 port enable register */
463         u8 res2[0x150];
464 } __attribute__ ((packed)) upc_t;
465
466 /* SDMA
467 */
468 typedef struct sdma {
469         u32 sdsr;               /* Serial DMA status register */
470         u32 sdmr;               /* Serial DMA mode register */
471         u32 sdtr1;              /* SDMA system bus threshold register */
472         u32 sdtr2;              /* SDMA secondary bus threshold register */
473         u32 sdhy1;              /* SDMA system bus hysteresis register */
474         u32 sdhy2;              /* SDMA secondary bus hysteresis register */
475         u32 sdta1;              /* SDMA system bus address register */
476         u32 sdta2;              /* SDMA secondary bus address register */
477         u32 sdtm1;              /* SDMA system bus MSNUM register */
478         u32 sdtm2;              /* SDMA secondary bus MSNUM register */
479         u8 res0[0x10];
480         u32 sdaqr;              /* SDMA address bus qualify register */
481         u32 sdaqmr;             /* SDMA address bus qualify mask register */
482         u8 res1[0x4];
483         u32 sdwbcr;             /* SDMA CAM entries base register */
484         u8 res2[0x38];
485 } __attribute__ ((packed)) sdma_t;
486
487 /* Debug Space
488 */
489 typedef struct dbg {
490         u32 bpdcr;              /* Breakpoint debug command register */
491         u32 bpdsr;              /* Breakpoint debug status register */
492         u32 bpdmr;              /* Breakpoint debug mask register */
493         u32 bprmrr0;            /* Breakpoint request mode risc register 0 */
494         u32 bprmrr1;            /* Breakpoint request mode risc register 1 */
495         u8 res0[0x8];
496         u32 bprmtr0;            /* Breakpoint request mode trb register 0 */
497         u32 bprmtr1;            /* Breakpoint request mode trb register 1 */
498         u8 res1[0x8];
499         u32 bprmir;             /* Breakpoint request mode immediate register */
500         u32 bprmsr;             /* Breakpoint request mode serial register */
501         u32 bpemr;              /* Breakpoint exit mode register */
502         u8 res2[0x48];
503 } __attribute__ ((packed)) dbg_t;
504
505 /* RISC Special Registers (Trap and Breakpoint)
506 */
507 typedef struct rsp {
508         u8 fixme[0x100];
509 } __attribute__ ((packed)) rsp_t;
510
511 typedef struct qe_immap {
512         qe_iram_t iram;         /* I-RAM */
513         qe_ic_t ic;             /* Interrupt Controller */
514         cp_qe_t cp;             /* Communications Processor */
515         qe_mux_t qmx;           /* QE Multiplexer */
516         qe_timers_t qet;        /* QE Timers */
517         spi_t spi[0x2];         /* spi  */
518         mcc_t mcc;              /* mcc */
519         qe_brg_t brg;           /* brg */
520         usb_t usb;              /* USB */
521         si1_t si1;              /* SI */
522         u8 res11[0x800];
523         sir_t sir;              /* SI Routing Tables  */
524         ucc_t ucc1;             /* ucc1 */
525         ucc_t ucc3;             /* ucc3 */
526         ucc_t ucc5;             /* ucc5 */
527         ucc_t ucc7;             /* ucc7 */
528         u8 res12[0x600];
529         upc_t upc1;             /* MultiPHY UTOPIA POS Controller 1 */
530         ucc_t ucc2;             /* ucc2 */
531         ucc_t ucc4;             /* ucc4 */
532         ucc_t ucc6;             /* ucc6 */
533         ucc_t ucc8;             /* ucc8 */
534         u8 res13[0x600];
535         upc_t upc2;             /* MultiPHY UTOPIA POS Controller 2 */
536         sdma_t sdma;            /* SDMA */
537         dbg_t dbg;              /* Debug Space */
538         rsp_t rsp[0x2];         /* RISC Special Registers
539                                  * (Trap and Breakpoint) */
540         u8 res14[0x300];
541         u8 res15[0x3A00];
542         u8 res16[0x8000];       /* 0x108000 -  0x110000 */
543         u8 muram[0xC000];       /* 0x110000 -  0x11C000 Multi-user RAM */
544         u8 res17[0x24000];      /* 0x11C000 -  0x140000 */
545         u8 res18[0xC0000];      /* 0x140000 -  0x200000 */
546 } __attribute__ ((packed)) qe_map_t;
547
548 extern qe_map_t *qe_immr;
549
550 #if defined(CONFIG_MPC8360)
551 #define QE_MURAM_SIZE           0xc000UL
552 #elif defined(CONFIG_MPC832X)
553 #define QE_MURAM_SIZE           0x4000UL
554 #endif
555
556 #endif                          /* __IMMAP_QE_H__ */