include/asm-ppc/immap_83xx.h

   1 /*
   2  * (C) Copyright 2004-2007 Freescale Semiconductor, Inc.
   3  *
   4  * MPC83xx Internal Memory Map
   5  *
   6  * Contributors:
   7  *      Dave Liu <daveliu@freescale.com>
   8  *      Tanya Jiang <tanya.jiang@freescale.com>
   9  *      Mandy Lavi <mandy.lavi@freescale.com>
  10  *      Eran Liberty <liberty@freescale.com>
  11  *
  12  * This program is free software; you can redistribute it and/or
  13  * modify it under the terms of the GNU General Public License as
  14  * published by the Free Software Foundation; either version 2 of
  15  * the License, or (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  25  * MA 02111-1307 USA
  26  *
  27  */
  28 #ifndef __IMMAP_83xx__
  29 #define __IMMAP_83xx__
  30
  31 #include <asm/types.h>
  32 #include <asm/fsl_i2c.h>
  33 #include <asm/mpc8xxx_spi.h>
  34
  35 /*
  36  * Local Access Window
  37  */
  38 typedef struct law83xx {
  39         u32 bar;                /* LBIU local access window base address register */
  40         u32 ar;                 /* LBIU local access window attribute register */
  41 } law83xx_t;
  42
  43 /*
  44  * System configuration registers
  45  */
  46 typedef struct sysconf83xx {
  47         u32 immrbar;            /* Internal memory map base address register */
  48         u8 res0[0x04];
  49         u32 altcbar;            /* Alternate configuration base address register */
  50         u8 res1[0x14];
  51         law83xx_t lblaw[4];     /* LBIU local access window */
  52         u8 res2[0x20];
  53         law83xx_t pcilaw[2];    /* PCI local access window */
  54         u8 res3[0x30];
  55         law83xx_t ddrlaw[2];    /* DDR local access window */
  56         u8 res4[0x50];
  57         u32 sgprl;              /* System General Purpose Register Low */
  58         u32 sgprh;              /* System General Purpose Register High */
  59         u32 spridr;             /* System Part and Revision ID Register */
  60         u8 res5[0x04];
  61         u32 spcr;               /* System Priority Configuration Register */
  62         u32 sicrl;              /* System I/O Configuration Register Low */
  63         u32 sicrh;              /* System I/O Configuration Register High */
  64         u8 res6[0x0C];
  65         u32 ddrcdr;             /* DDR Control Driver Register */
  66         u32 ddrdsr;             /* DDR Debug Status Register */
  67         u32 obir;               /* Output Buffer Impedance Register */
  68         u8 res7[0xCC];
  69 } sysconf83xx_t;
  70
  71 /*
  72  * Watch Dog Timer (WDT) Registers
  73  */
  74 typedef struct wdt83xx {
  75         u8 res0[4];
  76         u32 swcrr;              /* System watchdog control register */
  77         u32 swcnr;              /* System watchdog count register */
  78         u8 res1[2];
  79         u16 swsrr;              /* System watchdog service register */
  80         u8 res2[0xF0];
  81 } wdt83xx_t;
  82
  83 /*
  84  * RTC/PIT Module Registers
  85  */
  86 typedef struct rtclk83xx {
  87         u32 cnr;                /* control register */
  88         u32 ldr;                /* load register */
  89         u32 psr;                /* prescale register */
  90         u32 ctr;                /* counter value field register */
  91         u32 evr;                /* event register */
  92         u32 alr;                /* alarm register */
  93         u8 res0[0xE8];
  94 } rtclk83xx_t;
  95
  96 /*
  97  * Global timer module
  98  */
  99 typedef struct gtm83xx {
 100         u8 cfr1;                /* Timer1/2 Configuration */
 101         u8 res0[3];
 102         u8 cfr2;                /* Timer3/4 Configuration */
 103         u8 res1[10];
 104         u16 mdr1;               /* Timer1 Mode Register */
 105         u16 mdr2;               /* Timer2 Mode Register */
 106         u16 rfr1;               /* Timer1 Reference Register */
 107         u16 rfr2;               /* Timer2 Reference Register */
 108         u16 cpr1;               /* Timer1 Capture Register */
 109         u16 cpr2;               /* Timer2 Capture Register */
 110         u16 cnr1;               /* Timer1 Counter Register */
 111         u16 cnr2;               /* Timer2 Counter Register */
 112         u16 mdr3;               /* Timer3 Mode Register */
 113         u16 mdr4;               /* Timer4 Mode Register */
 114         u16 rfr3;               /* Timer3 Reference Register */
 115         u16 rfr4;               /* Timer4 Reference Register */
 116         u16 cpr3;               /* Timer3 Capture Register */
 117         u16 cpr4;               /* Timer4 Capture Register */
 118         u16 cnr3;               /* Timer3 Counter Register */
 119         u16 cnr4;               /* Timer4 Counter Register */
 120         u16 evr1;               /* Timer1 Event Register */
 121         u16 evr2;               /* Timer2 Event Register */
 122         u16 evr3;               /* Timer3 Event Register */
 123         u16 evr4;               /* Timer4 Event Register */
 124         u16 psr1;               /* Timer1 Prescaler Register */
 125         u16 psr2;               /* Timer2 Prescaler Register */
 126         u16 psr3;               /* Timer3 Prescaler Register */
 127         u16 psr4;               /* Timer4 Prescaler Register */
 128         u8 res[0xC0];
 129 } gtm83xx_t;
 130
 131 /*
 132  * Integrated Programmable Interrupt Controller
 133  */
 134 typedef struct ipic83xx {
 135         u32 sicfr;              /* System Global Interrupt Configuration Register */
 136         u32 sivcr;              /* System Global Interrupt Vector Register */
 137         u32 sipnr_h;            /* System Internal Interrupt Pending Register - High */
 138         u32 sipnr_l;            /* System Internal Interrupt Pending Register - Low */
 139         u32 siprr_a;            /* System Internal Interrupt Group A Priority Register */
 140         u8 res0[8];
 141         u32 siprr_d;            /* System Internal Interrupt Group D Priority Register */
 142         u32 simsr_h;            /* System Internal Interrupt Mask Register - High */
 143         u32 simsr_l;            /* System Internal Interrupt Mask Register - Low */
 144         u8 res1[4];
 145         u32 sepnr;              /* System External Interrupt Pending Register */
 146         u32 smprr_a;            /* System Mixed Interrupt Group A Priority Register */
 147         u32 smprr_b;            /* System Mixed Interrupt Group B Priority Register */
 148         u32 semsr;              /* System External Interrupt Mask Register */
 149         u32 secnr;              /* System External Interrupt Control Register */
 150         u32 sersr;              /* System Error Status Register */
 151         u32 sermr;              /* System Error Mask Register */
 152         u32 sercr;              /* System Error Control Register */
 153         u8 res2[4];
 154         u32 sifcr_h;            /* System Internal Interrupt Force Register - High */
 155         u32 sifcr_l;            /* System Internal Interrupt Force Register - Low */
 156         u32 sefcr;              /* System External Interrupt Force Register */
 157         u32 serfr;              /* System Error Force Register */
 158         u32 scvcr;              /* System Critical Interrupt Vector Register */
 159         u32 smvcr;              /* System Management Interrupt Vector Register */
 160         u8 res3[0x98];
 161 } ipic83xx_t;
 162
 163 /*
 164  * System Arbiter Registers
 165  */
 166 typedef struct arbiter83xx {
 167         u32 acr;                /* Arbiter Configuration Register */
 168         u32 atr;                /* Arbiter Timers Register */
 169         u8 res[4];
 170         u32 aer;                /* Arbiter Event Register */
 171         u32 aidr;               /* Arbiter Interrupt Definition Register */
 172         u32 amr;                /* Arbiter Mask Register */
 173         u32 aeatr;              /* Arbiter Event Attributes Register */
 174         u32 aeadr;              /* Arbiter Event Address Register */
 175         u32 aerr;               /* Arbiter Event Response Register */
 176         u8 res1[0xDC];
 177 } arbiter83xx_t;
 178
 179 /*
 180  * Reset Module
 181  */
 182 typedef struct reset83xx {
 183         u32 rcwl;               /* Reset Configuration Word Low Register */
 184         u32 rcwh;               /* Reset Configuration Word High Register */
 185         u8 res0[8];
 186         u32 rsr;                /* Reset Status Register */
 187         u32 rmr;                /* Reset Mode Register */
 188         u32 rpr;                /* Reset protection Register */
 189         u32 rcr;                /* Reset Control Register */
 190         u32 rcer;               /* Reset Control Enable Register */
 191         u8 res1[0xDC];
 192 } reset83xx_t;
 193
 194 /*
 195  * Clock Module
 196  */
 197 typedef struct clk83xx {
 198         u32 spmr;               /* system PLL mode Register */
 199         u32 occr;               /* output clock control Register */
 200         u32 sccr;               /* system clock control Register */
 201         u8 res0[0xF4];
 202 } clk83xx_t;
 203
 204 /*
 205  * Power Management Control Module
 206  */
 207 typedef struct pmc83xx {
 208         u32 pmccr;              /* PMC Configuration Register */
 209         u32 pmcer;              /* PMC Event Register */
 210         u32 pmcmr;              /* PMC Mask Register */
 211         u32 pmccr1;             /* PMC Configuration Register 1 */
 212         u32 pmccr2;             /* PMC Configuration Register 2 */
 213         u8 res0[0xEC];
 214 } pmc83xx_t;
 215
 216 /*
 217  * General purpose I/O module
 218  */
 219 typedef struct gpio83xx {
 220         u32 dir;                /* direction register */
 221         u32 odr;                /* open drain register */
 222         u32 dat;                /* data register */
 223         u32 ier;                /* interrupt event register */
 224         u32 imr;                /* interrupt mask register */
 225         u32 icr;                /* external interrupt control register */
 226         u8 res0[0xE8];
 227 } gpio83xx_t;
 228
 229 /*
 230  * QE Ports Interrupts Registers
 231  */
 232 typedef struct qepi83xx {
 233         u8 res0[0xC];
 234         u32 qepier;             /* QE Ports Interrupt Event Register */
 235         u32 qepimr;             /* QE Ports Interrupt Mask Register */
 236         u32 qepicr;             /* QE Ports Interrupt Control Register */
 237         u8 res1[0xE8];
 238 } qepi83xx_t;
 239
 240 /*
 241  * QE Parallel I/O Ports
 242  */
 243 typedef struct gpio_n {
 244         u32 podr;               /* Open Drain Register */
 245         u32 pdat;               /* Data Register */
 246         u32 dir1;               /* direction register 1 */
 247         u32 dir2;               /* direction register 2 */
 248         u32 ppar1;              /* Pin Assignment Register 1 */
 249         u32 ppar2;              /* Pin Assignment Register 2 */
 250 } gpio_n_t;
 251
 252 typedef struct qegpio83xx {
 253         gpio_n_t ioport[0x7];
 254         u8 res0[0x358];
 255 } qepio83xx_t;
 256
 257 /*
 258  * QE Secondary Bus Access Windows
 259  */
 260 typedef struct qesba83xx {
 261         u32 lbmcsar;            /* Local bus memory controller start address */
 262         u32 sdmcsar;            /* Secondary DDR memory controller start address */
 263         u8 res0[0x38];
 264         u32 lbmcear;            /* Local bus memory controller end address */
 265         u32 sdmcear;            /* Secondary DDR memory controller end address */
 266         u8 res1[0x38];
 267         u32 lbmcar;             /* Local bus memory controller attributes */
 268         u32 sdmcar;             /* Secondary DDR memory controller attributes */
 269         u8 res2[0x378];
 270 } qesba83xx_t;
 271
 272 /*
 273  * DDR Memory Controller Memory Map
 274  */
 275 typedef struct ddr_cs_bnds {
 276         u32 csbnds;
 277         u8 res0[4];
 278 } ddr_cs_bnds_t;
 279
 280 typedef struct ddr83xx {
 281         ddr_cs_bnds_t csbnds[4];/* Chip Select x Memory Bounds */
 282         u8 res0[0x60];
 283         u32 cs_config[4];       /* Chip Select x Configuration */
 284         u8 res1[0x70];
 285         u32 timing_cfg_3;       /* SDRAM Timing Configuration 3 */
 286         u32 timing_cfg_0;       /* SDRAM Timing Configuration 0 */
 287         u32 timing_cfg_1;       /* SDRAM Timing Configuration 1 */
 288         u32 timing_cfg_2;       /* SDRAM Timing Configuration 2 */
 289         u32 sdram_cfg;          /* SDRAM Control Configuration */
 290         u32 sdram_cfg2;         /* SDRAM Control Configuration 2 */
 291         u32 sdram_mode;         /* SDRAM Mode Configuration */
 292         u32 sdram_mode2;        /* SDRAM Mode Configuration 2 */
 293         u32 sdram_md_cntl;      /* SDRAM Mode Control */
 294         u32 sdram_interval;     /* SDRAM Interval Configuration */
 295         u32 ddr_data_init;      /* SDRAM Data Initialization */
 296         u8 res2[4];
 297         u32 sdram_clk_cntl;     /* SDRAM Clock Control */
 298         u8 res3[0x14];
 299         u32 ddr_init_addr;      /* DDR training initialization address */
 300         u32 ddr_init_ext_addr;  /* DDR training initialization extended address */
 301         u8 res4[0xAA8];
 302         u32 ddr_ip_rev1;        /* DDR IP block revision 1 */
 303         u32 ddr_ip_rev2;        /* DDR IP block revision 2 */
 304         u8 res5[0x200];
 305         u32 data_err_inject_hi; /* Memory Data Path Error Injection Mask High */
 306         u32 data_err_inject_lo; /* Memory Data Path Error Injection Mask Low */
 307         u32 ecc_err_inject;     /* Memory Data Path Error Injection Mask ECC */
 308         u8 res6[0x14];
 309         u32 capture_data_hi;    /* Memory Data Path Read Capture High */
 310         u32 capture_data_lo;    /* Memory Data Path Read Capture Low */
 311         u32 capture_ecc;        /* Memory Data Path Read Capture ECC */
 312         u8 res7[0x14];
 313         u32 err_detect;         /* Memory Error Detect */
 314         u32 err_disable;        /* Memory Error Disable */
 315         u32 err_int_en;         /* Memory Error Interrupt Enable */
 316         u32 capture_attributes; /* Memory Error Attributes Capture */
 317         u32 capture_address;    /* Memory Error Address Capture */
 318         u32 capture_ext_address;/* Memory Error Extended Address Capture */
 319         u32 err_sbe;            /* Memory Single-Bit ECC Error Management */
 320         u8 res8[0xA4];
 321         u32 debug_reg;
 322         u8 res9[0xFC];
 323 } ddr83xx_t;
 324
 325 /*
 326  * DUART
 327  */
 328 typedef struct duart83xx {
 329         u8 urbr_ulcr_udlb;      /* combined register for URBR, UTHR and UDLB */
 330         u8 uier_udmb;           /* combined register for UIER and UDMB */
 331         u8 uiir_ufcr_uafr;      /* combined register for UIIR, UFCR and UAFR */
 332         u8 ulcr;                /* line control register */
 333         u8 umcr;                /* MODEM control register */
 334         u8 ulsr;                /* line status register */
 335         u8 umsr;                /* MODEM status register */
 336         u8 uscr;                /* scratch register */
 337         u8 res0[8];
 338         u8 udsr;                /* DMA status register */
 339         u8 res1[3];
 340         u8 res2[0xEC];
 341 } duart83xx_t;
 342
 343 /*
 344  * Local Bus Controller Registers
 345  */
 346 typedef struct lbus_bank {
 347         u32 br;                 /* Base Register */
 348         u32 or;                 /* Option Register */
 349 } lbus_bank_t;
 350
 351 typedef struct lbus83xx {
 352         lbus_bank_t bank[8];
 353         u8 res0[0x28];
 354         u32 mar;                /* UPM Address Register */
 355         u8 res1[0x4];
 356         u32 mamr;               /* UPMA Mode Register */
 357         u32 mbmr;               /* UPMB Mode Register */
 358         u32 mcmr;               /* UPMC Mode Register */
 359         u8 res2[0x8];
 360         u32 mrtpr;              /* Memory Refresh Timer Prescaler Register */
 361         u32 mdr;                /* UPM Data Register */
 362         u8 res3[0x4];
 363         u32 lsor;               /* Special Operation Initiation Register */
 364         u32 lsdmr;              /* SDRAM Mode Register */
 365         u8 res4[0x8];
 366         u32 lurt;               /* UPM Refresh Timer */
 367         u32 lsrt;               /* SDRAM Refresh Timer */
 368         u8 res5[0x8];
 369         u32 ltesr;              /* Transfer Error Status Register */
 370         u32 ltedr;              /* Transfer Error Disable Register */
 371         u32 lteir;              /* Transfer Error Interrupt Register */
 372         u32 lteatr;             /* Transfer Error Attributes Register */
 373         u32 ltear;              /* Transfer Error Address Register */
 374         u8 res6[0xC];
 375         u32 lbcr;               /* Configuration Register */
 376         u32 lcrr;               /* Clock Ratio Register */
 377         u8 res7[0x8];
 378         u32 fmr;                /* Flash Mode Register */
 379         u32 fir;                /* Flash Instruction Register */
 380         u32 fcr;                /* Flash Command Register */
 381         u32 fbar;               /* Flash Block Addr Register */
 382         u32 fpar;               /* Flash Page Addr Register */
 383         u32 fbcr;               /* Flash Byte Count Register */
 384         u8 res8[0xF08];
 385 } lbus83xx_t;
 386
 387 /*
 388  * Serial Peripheral Interface
 389  */
 390 typedef struct spi83xx {
 391         u32 mode;               /* mode register */
 392         u32 event;              /* event register */
 393         u32 mask;               /* mask register */
 394         u32 com;                /* command register */
 395         u8 res0[0x10];
 396         u32 tx;                 /* transmit register */
 397         u32 rx;                 /* receive register */
 398         u8 res1[0xFD8];
 399 } spi83xx_t;
 400
 401 /*
 402  * DMA/Messaging Unit
 403  */
 404 typedef struct dma83xx {
 405         u32 res0[0xC];          /* 0x0-0x29 reseverd */
 406         u32 omisr;              /* 0x30 Outbound message interrupt status register */
 407         u32 omimr;              /* 0x34 Outbound message interrupt mask register */
 408         u32 res1[0x6];          /* 0x38-0x49 reserved */
 409         u32 imr0;               /* 0x50 Inbound message register 0 */
 410         u32 imr1;               /* 0x54 Inbound message register 1 */
 411         u32 omr0;               /* 0x58 Outbound message register 0 */
 412         u32 omr1;               /* 0x5C Outbound message register 1 */
 413         u32 odr;                /* 0x60 Outbound doorbell register */
 414         u32 res2;               /* 0x64-0x67 reserved */
 415         u32 idr;                /* 0x68 Inbound doorbell register */
 416         u32 res3[0x5];          /* 0x6C-0x79 reserved */
 417         u32 imisr;              /* 0x80 Inbound message interrupt status register */
 418         u32 imimr;              /* 0x84 Inbound message interrupt mask register */
 419         u32 res4[0x1E];         /* 0x88-0x99 reserved */
 420         u32 dmamr0;             /* 0x100 DMA 0 mode register */
 421         u32 dmasr0;             /* 0x104 DMA 0 status register */
 422         u32 dmacdar0;           /* 0x108 DMA 0 current descriptor address register */
 423         u32 res5;               /* 0x10C reserved */
 424         u32 dmasar0;            /* 0x110 DMA 0 source address register */
 425         u32 res6;               /* 0x114 reserved */
 426         u32 dmadar0;            /* 0x118 DMA 0 destination address register */
 427         u32 res7;               /* 0x11C reserved */
 428         u32 dmabcr0;            /* 0x120 DMA 0 byte count register */
 429         u32 dmandar0;           /* 0x124 DMA 0 next descriptor address register */
 430         u32 res8[0x16];         /* 0x128-0x179 reserved */
 431         u32 dmamr1;             /* 0x180 DMA 1 mode register */
 432         u32 dmasr1;             /* 0x184 DMA 1 status register */
 433         u32 dmacdar1;           /* 0x188 DMA 1 current descriptor address register */
 434         u32 res9;               /* 0x18C reserved */
 435         u32 dmasar1;            /* 0x190 DMA 1 source address register */
 436         u32 res10;              /* 0x194 reserved */
 437         u32 dmadar1;            /* 0x198 DMA 1 destination address register */
 438         u32 res11;              /* 0x19C reserved */
 439         u32 dmabcr1;            /* 0x1A0 DMA 1 byte count register */
 440         u32 dmandar1;           /* 0x1A4 DMA 1 next descriptor address register */
 441         u32 res12[0x16];        /* 0x1A8-0x199 reserved */
 442         u32 dmamr2;             /* 0x200 DMA 2 mode register */
 443         u32 dmasr2;             /* 0x204 DMA 2 status register */
 444         u32 dmacdar2;           /* 0x208 DMA 2 current descriptor address register */
 445         u32 res13;              /* 0x20C reserved */
 446         u32 dmasar2;            /* 0x210 DMA 2 source address register */
 447         u32 res14;              /* 0x214 reserved */
 448         u32 dmadar2;            /* 0x218 DMA 2 destination address register */
 449         u32 res15;              /* 0x21C reserved */
 450         u32 dmabcr2;            /* 0x220 DMA 2 byte count register */
 451         u32 dmandar2;           /* 0x224 DMA 2 next descriptor address register */
 452         u32 res16[0x16];        /* 0x228-0x279 reserved */
 453         u32 dmamr3;             /* 0x280 DMA 3 mode register */
 454         u32 dmasr3;             /* 0x284 DMA 3 status register */
 455         u32 dmacdar3;           /* 0x288 DMA 3 current descriptor address register */
 456         u32 res17;              /* 0x28C reserved */
 457         u32 dmasar3;            /* 0x290 DMA 3 source address register */
 458         u32 res18;              /* 0x294 reserved */
 459         u32 dmadar3;            /* 0x298 DMA 3 destination address register */
 460         u32 res19;              /* 0x29C reserved */
 461         u32 dmabcr3;            /* 0x2A0 DMA 3 byte count register */
 462         u32 dmandar3;           /* 0x2A4 DMA 3 next descriptor address register */
 463         u32 dmagsr;             /* 0x2A8 DMA general status register */
 464         u32 res20[0x15];        /* 0x2AC-0x2FF reserved */
 465 } dma83xx_t;
 466
 467 /*
 468  * PCI Software Configuration Registers
 469  */
 470 typedef struct pciconf83xx {
 471         u32 config_address;
 472         u32 config_data;
 473         u32 int_ack;
 474         u8 res[116];
 475 } pciconf83xx_t;
 476
 477 /*
 478  * PCI Outbound Translation Register
 479  */
 480 typedef struct pci_outbound_window {
 481         u32 potar;
 482         u8 res0[4];
 483         u32 pobar;
 484         u8 res1[4];
 485         u32 pocmr;
 486         u8 res2[4];
 487 } pot83xx_t;
 488
 489 /*
 490  * Sequencer
 491  */
 492 typedef struct ios83xx {
 493         pot83xx_t pot[6];
 494         u8 res0[0x60];
 495         u32 pmcr;
 496         u8 res1[4];
 497         u32 dtcr;
 498         u8 res2[4];
 499 } ios83xx_t;
 500
 501 /*
 502  * PCI Controller Control and Status Registers
 503  */
 504 typedef struct pcictrl83xx {
 505         u32 esr;
 506         u32 ecdr;
 507         u32 eer;
 508         u32 eatcr;
 509         u32 eacr;
 510         u32 eeacr;
 511         u32 edlcr;
 512         u32 edhcr;
 513         u32 gcr;
 514         u32 ecr;
 515         u32 gsr;
 516         u8 res0[12];
 517         u32 pitar2;
 518         u8 res1[4];
 519         u32 pibar2;
 520         u32 piebar2;
 521         u32 piwar2;
 522         u8 res2[4];
 523         u32 pitar1;
 524         u8 res3[4];
 525         u32 pibar1;
 526         u32 piebar1;
 527         u32 piwar1;
 528         u8 res4[4];
 529         u32 pitar0;
 530         u8 res5[4];
 531         u32 pibar0;
 532         u8 res6[4];
 533         u32 piwar0;
 534         u8 res7[132];
 535 } pcictrl83xx_t;
 536
 537 /*
 538  * USB
 539  */
 540 typedef struct usb83xx {
 541         u8 fixme[0x1000];
 542 } usb83xx_t;
 543
 544 /*
 545  * TSEC
 546  */
 547 typedef struct tsec83xx {
 548         u8 fixme[0x1000];
 549 } tsec83xx_t;
 550
 551 /*
 552  * Security
 553  */
 554 typedef struct security83xx {
 555         u8 fixme[0x10000];
 556 } security83xx_t;
 557
 558 /*
 559  *  PCI Express
 560  */
 561 typedef struct pex83xx {
 562         u8 fixme[0x1000];
 563 } pex83xx_t;
 564
 565 /*
 566  * SATA
 567  */
 568 typedef struct sata83xx {
 569         u8 fixme[0x1000];
 570 } sata83xx_t;
 571
 572 /*
 573  * eSDHC
 574  */
 575 typedef struct sdhc83xx {
 576         u8 fixme[0x1000];
 577 } sdhc83xx_t;
 578
 579 /*
 580  * SerDes
 581  */
 582 typedef struct serdes83xx {
 583         u8 fixme[0x100];
 584 } serdes83xx_t;
 585
 586 /*
 587  * On Chip ROM
 588  */
 589 typedef struct rom83xx {
 590         u8 mem[0x10000];
 591 } rom83xx_t;
 592
 593 /*
 594  * TDM
 595  */
 596 typedef struct tdm83xx {
 597         u8 fixme[0x200];
 598 } tdm83xx_t;
 599
 600 /*
 601  * TDM DMAC
 602  */
 603 typedef struct tdmdmac83xx {
 604         u8 fixme[0x2000];
 605 } tdmdmac83xx_t;
 606
 607 #if defined(CONFIG_MPC834X)
 608 typedef struct immap {
 609         sysconf83xx_t           sysconf;        /* System configuration */
 610         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 611         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 612         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 613         gtm83xx_t               gtm[2];         /* Global Timers Module */
 614         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 615         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 616         reset83xx_t             reset;          /* Reset Module */
 617         clk83xx_t               clk;            /* System Clock Module */
 618         pmc83xx_t               pmc;            /* Power Management Control Module */
 619         gpio83xx_t              gpio[2];        /* General purpose I/O module */
 620         u8                      res0[0x200];
 621         u8                      dll_ddr[0x100];
 622         u8                      dll_lbc[0x100];
 623         u8                      res1[0xE00];
 624         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 625         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 626         u8                      res2[0x1300];
 627         duart83xx_t             duart[2];       /* DUART */
 628         u8                      res3[0x900];
 629         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 630         u8                      res4[0x1000];
 631         spi8xxx_t               spi;            /* Serial Peripheral Interface */
 632         dma83xx_t               dma;            /* DMA */
 633         pciconf83xx_t           pci_conf[2];    /* PCI Software Configuration Registers */
 634         ios83xx_t               ios;            /* Sequencer */
 635         pcictrl83xx_t           pci_ctrl[2];    /* PCI Controller Control and Status Registers */
 636         u8                      res5[0x19900];
 637         usb83xx_t               usb[2];
 638         tsec83xx_t              tsec[2];
 639         u8                      res6[0xA000];
 640         security83xx_t          security;
 641         u8                      res7[0xC0000];
 642 } immap_t;
 643
 644 #elif defined(CONFIG_MPC8313)
 645 typedef struct immap {
 646         sysconf83xx_t           sysconf;        /* System configuration */
 647         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 648         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 649         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 650         gtm83xx_t               gtm[2];         /* Global Timers Module */
 651         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 652         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 653         reset83xx_t             reset;          /* Reset Module */
 654         clk83xx_t               clk;            /* System Clock Module */
 655         pmc83xx_t               pmc;            /* Power Management Control Module */
 656         gpio83xx_t              gpio[1];        /* General purpose I/O module */
 657         u8                      res0[0x1300];
 658         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 659         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 660         u8                      res1[0x1300];
 661         duart83xx_t             duart[2];       /* DUART */
 662         u8                      res2[0x900];
 663         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 664         u8                      res3[0x1000];
 665         spi8xxx_t               spi;            /* Serial Peripheral Interface */
 666         dma83xx_t               dma;            /* DMA */
 667         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 668         u8                      res4[0x80];
 669         ios83xx_t               ios;            /* Sequencer */
 670         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 671         u8                      res5[0x1aa00];
 672         usb83xx_t               usb[1];
 673         tsec83xx_t              tsec[2];
 674         u8                      res6[0xA000];
 675         security83xx_t          security;
 676         u8                      res7[0xC0000];
 677 } immap_t;
 678
 679 #elif defined(CONFIG_MPC8315)
 680 typedef struct immap {
 681         sysconf83xx_t           sysconf;        /* System configuration */
 682         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 683         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 684         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 685         gtm83xx_t               gtm[2];         /* Global Timers Module */
 686         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 687         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 688         reset83xx_t             reset;          /* Reset Module */
 689         clk83xx_t               clk;            /* System Clock Module */
 690         pmc83xx_t               pmc;            /* Power Management Control Module */
 691         gpio83xx_t              gpio[1];        /* General purpose I/O module */
 692         u8                      res0[0x1300];
 693         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 694         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 695         u8                      res1[0x1300];
 696         duart83xx_t             duart[2];       /* DUART */
 697         u8                      res2[0x900];
 698         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 699         u8                      res3[0x1000];
 700         spi8xxx_t               spi;            /* Serial Peripheral Interface */
 701         dma83xx_t               dma;            /* DMA */
 702         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 703         u8                      res4[0x80];
 704         ios83xx_t               ios;            /* Sequencer */
 705         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 706         u8                      res5[0xa00];
 707         pex83xx_t               pciexp[2];      /* PCI Express Controller */
 708         u8                      res6[0xb000];
 709         tdm83xx_t               tdm;            /* TDM Controller */
 710         u8                      res7[0x1e00];
 711         sata83xx_t              sata[2];        /* SATA Controller */
 712         u8                      res8[0x9000];
 713         usb83xx_t               usb[1];         /* USB DR Controller */
 714         tsec83xx_t              tsec[2];
 715         u8                      res9[0x6000];
 716         tdmdmac83xx_t           tdmdmac;        /* TDM DMAC */
 717         u8                      res10[0x2000];
 718         security83xx_t          security;
 719         u8                      res11[0xA3000];
 720         serdes83xx_t            serdes[1];      /* SerDes Registers */
 721         u8                      res12[0x1CF00];
 722 } immap_t;
 723
 724 #elif defined(CONFIG_MPC837X)
 725 typedef struct immap {
 726         sysconf83xx_t           sysconf;        /* System configuration */
 727         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 728         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 729         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 730         gtm83xx_t               gtm[2];         /* Global Timers Module */
 731         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 732         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 733         reset83xx_t             reset;          /* Reset Module */
 734         clk83xx_t               clk;            /* System Clock Module */
 735         pmc83xx_t               pmc;            /* Power Management Control Module */
 736         gpio83xx_t              gpio[2];        /* General purpose I/O module */
 737         u8                      res0[0x1200];
 738         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 739         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 740         u8                      res1[0x1300];
 741         duart83xx_t             duart[2];       /* DUART */
 742         u8                      res2[0x900];
 743         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 744         u8                      res3[0x1000];
 745         spi8xxx_t               spi;            /* Serial Peripheral Interface */
 746         dma83xx_t               dma;            /* DMA */
 747         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 748         u8                      res4[0x80];
 749         ios83xx_t               ios;            /* Sequencer */
 750         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 751         u8                      res5[0xa00];
 752         pex83xx_t               pciexp[2];      /* PCI Express Controller */
 753         u8                      res6[0xd000];
 754         sata83xx_t              sata[4];        /* SATA Controller */
 755         u8                      res7[0x7000];
 756         usb83xx_t               usb[1];         /* USB DR Controller */
 757         tsec83xx_t              tsec[2];
 758         u8                      res8[0x8000];
 759         sdhc83xx_t              sdhc;           /* SDHC Controller */
 760         u8                      res9[0x1000];
 761         security83xx_t          security;
 762         u8                      res10[0xA3000];
 763         serdes83xx_t            serdes[2];      /* SerDes Registers */
 764         u8                      res11[0xCE00];
 765         rom83xx_t               rom;            /* On Chip ROM */
 766 } immap_t;
 767
 768 #elif defined(CONFIG_MPC8360)
 769 typedef struct immap {
 770         sysconf83xx_t           sysconf;        /* System configuration */
 771         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 772         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 773         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 774         u8                      res0[0x200];
 775         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 776         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 777         reset83xx_t             reset;          /* Reset Module */
 778         clk83xx_t               clk;            /* System Clock Module */
 779         pmc83xx_t               pmc;            /* Power Management Control Module */
 780         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 781         u8                      res1[0x300];
 782         u8                      dll_ddr[0x100];
 783         u8                      dll_lbc[0x100];
 784         u8                      res2[0x200];
 785         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 786         qesba83xx_t             qesba;          /* QE Secondary Bus Access Windows */
 787         u8                      res3[0x400];
 788         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 789         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 790         u8                      res4[0x1300];
 791         duart83xx_t             duart[2];       /* DUART */
 792         u8                      res5[0x900];
 793         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 794         u8                      res6[0x2000];
 795         dma83xx_t               dma;            /* DMA */
 796         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 797         u8                      res7[128];
 798         ios83xx_t               ios;            /* Sequencer (IOS) */
 799         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 800         u8                      res8[0x4A00];
 801         ddr83xx_t               ddr_secondary;  /* Secondary DDR Memory Controller Memory Map */
 802         u8                      res9[0x22000];
 803         security83xx_t          security;
 804         u8                      res10[0xC0000];
 805         u8                      qe[0x100000];   /* QE block */
 806 } immap_t;
 807
 808 #elif defined(CONFIG_MPC832X)
 809 typedef struct immap {
 810         sysconf83xx_t           sysconf;        /* System configuration */
 811         wdt83xx_t               wdt;            /* Watch Dog Timer (WDT) Registers */
 812         rtclk83xx_t             rtc;            /* Real Time Clock Module Registers */
 813         rtclk83xx_t             pit;            /* Periodic Interval Timer */
 814         gtm83xx_t               gtm[2];         /* Global Timers Module */
 815         ipic83xx_t              ipic;           /* Integrated Programmable Interrupt Controller */
 816         arbiter83xx_t           arbiter;        /* System Arbiter Registers */
 817         reset83xx_t             reset;          /* Reset Module */
 818         clk83xx_t               clk;            /* System Clock Module */
 819         pmc83xx_t               pmc;            /* Power Management Control Module */
 820         qepi83xx_t              qepi;           /* QE Ports Interrupts Registers */
 821         u8                      res0[0x300];
 822         u8                      dll_ddr[0x100];
 823         u8                      dll_lbc[0x100];
 824         u8                      res1[0x200];
 825         qepio83xx_t             qepio;          /* QE Parallel I/O ports */
 826         u8                      res2[0x800];
 827         ddr83xx_t               ddr;            /* DDR Memory Controller Memory */
 828         fsl_i2c_t               i2c[2];         /* I2C Controllers */
 829         u8                      res3[0x1300];
 830         duart83xx_t             duart[2];       /* DUART */
 831         u8                      res4[0x900];
 832         lbus83xx_t              lbus;           /* Local Bus Controller Registers */
 833         u8                      res5[0x2000];
 834         dma83xx_t               dma;            /* DMA */
 835         pciconf83xx_t           pci_conf[1];    /* PCI Software Configuration Registers */
 836         u8                      res6[128];
 837         ios83xx_t               ios;            /* Sequencer (IOS) */
 838         pcictrl83xx_t           pci_ctrl[1];    /* PCI Controller Control and Status Registers */
 839         u8                      res7[0x27A00];
 840         security83xx_t          security;
 841         u8                      res8[0xC0000];
 842         u8                      qe[0x100000];   /* QE block */
 843 } immap_t;
 844 #endif
 845
 846 #endif                          /* __IMMAP_83xx__ */