msix: clear not only INTA, but all INTx when MSI-X is enabled.
[sdk/emulator/qemu.git] / hw / msix.c
1 /*
2  * MSI-X device support
3  *
4  * This module includes support for MSI-X in pci devices.
5  *
6  * Author: Michael S. Tsirkin <mst@redhat.com>
7  *
8  *  Copyright (c) 2009, Red Hat Inc, Michael S. Tsirkin (mst@redhat.com)
9  *
10  * This work is licensed under the terms of the GNU GPL, version 2.  See
11  * the COPYING file in the top-level directory.
12  */
13
14 #include "hw.h"
15 #include "msix.h"
16 #include "pci.h"
17
18 /* MSI-X capability structure */
19 #define MSIX_TABLE_OFFSET 4
20 #define MSIX_PBA_OFFSET 8
21 #define MSIX_CAP_LENGTH 12
22
23 /* MSI enable bit and maskall bit are in byte 1 in FLAGS register */
24 #define MSIX_CONTROL_OFFSET (PCI_MSIX_FLAGS + 1)
25 #define MSIX_ENABLE_MASK (PCI_MSIX_FLAGS_ENABLE >> 8)
26 #define MSIX_MASKALL_MASK (PCI_MSIX_FLAGS_MASKALL >> 8)
27
28 /* MSI-X table format */
29 #define MSIX_MSG_ADDR 0
30 #define MSIX_MSG_UPPER_ADDR 4
31 #define MSIX_MSG_DATA 8
32 #define MSIX_VECTOR_CTRL 12
33 #define MSIX_ENTRY_SIZE 16
34 #define MSIX_VECTOR_MASK 0x1
35
36 /* How much space does an MSIX table need. */
37 /* The spec requires giving the table structure
38  * a 4K aligned region all by itself. */
39 #define MSIX_PAGE_SIZE 0x1000
40 /* Reserve second half of the page for pending bits */
41 #define MSIX_PAGE_PENDING (MSIX_PAGE_SIZE / 2)
42 #define MSIX_MAX_ENTRIES 32
43
44
45 /* Flag for interrupt controller to declare MSI-X support */
46 int msix_supported;
47
48 /* Add MSI-X capability to the config space for the device. */
49 /* Given a bar and its size, add MSI-X table on top of it
50  * and fill MSI-X capability in the config space.
51  * Original bar size must be a power of 2 or 0.
52  * New bar size is returned. */
53 static int msix_add_config(struct PCIDevice *pdev, unsigned short nentries,
54                            unsigned bar_nr, unsigned bar_size)
55 {
56     int config_offset;
57     uint8_t *config;
58     uint32_t new_size;
59
60     if (nentries < 1 || nentries > PCI_MSIX_FLAGS_QSIZE + 1)
61         return -EINVAL;
62     if (bar_size > 0x80000000)
63         return -ENOSPC;
64
65     /* Add space for MSI-X structures */
66     if (!bar_size) {
67         new_size = MSIX_PAGE_SIZE;
68     } else if (bar_size < MSIX_PAGE_SIZE) {
69         bar_size = MSIX_PAGE_SIZE;
70         new_size = MSIX_PAGE_SIZE * 2;
71     } else {
72         new_size = bar_size * 2;
73     }
74
75     pdev->msix_bar_size = new_size;
76     config_offset = pci_add_capability(pdev, PCI_CAP_ID_MSIX,
77                                        0, MSIX_CAP_LENGTH);
78     if (config_offset < 0)
79         return config_offset;
80     config = pdev->config + config_offset;
81
82     pci_set_word(config + PCI_MSIX_FLAGS, nentries - 1);
83     /* Table on top of BAR */
84     pci_set_long(config + MSIX_TABLE_OFFSET, bar_size | bar_nr);
85     /* Pending bits on top of that */
86     pci_set_long(config + MSIX_PBA_OFFSET, (bar_size + MSIX_PAGE_PENDING) |
87                  bar_nr);
88     pdev->msix_cap = config_offset;
89     /* Make flags bit writeable. */
90     pdev->wmask[config_offset + MSIX_CONTROL_OFFSET] |= MSIX_ENABLE_MASK |
91             MSIX_MASKALL_MASK;
92     return 0;
93 }
94
95 static uint32_t msix_mmio_readl(void *opaque, target_phys_addr_t addr)
96 {
97     PCIDevice *dev = opaque;
98     unsigned int offset = addr & (MSIX_PAGE_SIZE - 1) & ~0x3;
99     void *page = dev->msix_table_page;
100
101     return pci_get_long(page + offset);
102 }
103
104 static uint32_t msix_mmio_read_unallowed(void *opaque, target_phys_addr_t addr)
105 {
106     fprintf(stderr, "MSI-X: only dword read is allowed!\n");
107     return 0;
108 }
109
110 static uint8_t msix_pending_mask(int vector)
111 {
112     return 1 << (vector % 8);
113 }
114
115 static uint8_t *msix_pending_byte(PCIDevice *dev, int vector)
116 {
117     return dev->msix_table_page + MSIX_PAGE_PENDING + vector / 8;
118 }
119
120 static int msix_is_pending(PCIDevice *dev, int vector)
121 {
122     return *msix_pending_byte(dev, vector) & msix_pending_mask(vector);
123 }
124
125 static void msix_set_pending(PCIDevice *dev, int vector)
126 {
127     *msix_pending_byte(dev, vector) |= msix_pending_mask(vector);
128 }
129
130 static void msix_clr_pending(PCIDevice *dev, int vector)
131 {
132     *msix_pending_byte(dev, vector) &= ~msix_pending_mask(vector);
133 }
134
135 static int msix_function_masked(PCIDevice *dev)
136 {
137     return dev->config[dev->msix_cap + MSIX_CONTROL_OFFSET] & MSIX_MASKALL_MASK;
138 }
139
140 static int msix_is_masked(PCIDevice *dev, int vector)
141 {
142     unsigned offset = vector * MSIX_ENTRY_SIZE + MSIX_VECTOR_CTRL;
143     return msix_function_masked(dev) ||
144            dev->msix_table_page[offset] & MSIX_VECTOR_MASK;
145 }
146
147 static void msix_handle_mask_update(PCIDevice *dev, int vector)
148 {
149     if (!msix_is_masked(dev, vector) && msix_is_pending(dev, vector)) {
150         msix_clr_pending(dev, vector);
151         msix_notify(dev, vector);
152     }
153 }
154
155 /* Handle MSI-X capability config write. */
156 void msix_write_config(PCIDevice *dev, uint32_t addr,
157                        uint32_t val, int len)
158 {
159     unsigned enable_pos = dev->msix_cap + MSIX_CONTROL_OFFSET;
160     int vector;
161     int i;
162
163     if (!range_covers_byte(addr, len, enable_pos)) {
164         return;
165     }
166
167     if (!msix_enabled(dev)) {
168         return;
169     }
170
171     for (i = 0; i < PCI_NUM_PINS; ++i) {
172         qemu_set_irq(dev->irq[i], 0);
173     }
174
175     if (msix_function_masked(dev)) {
176         return;
177     }
178
179     for (vector = 0; vector < dev->msix_entries_nr; ++vector) {
180         msix_handle_mask_update(dev, vector);
181     }
182 }
183
184 static void msix_mmio_writel(void *opaque, target_phys_addr_t addr,
185                              uint32_t val)
186 {
187     PCIDevice *dev = opaque;
188     unsigned int offset = addr & (MSIX_PAGE_SIZE - 1) & ~0x3;
189     int vector = offset / MSIX_ENTRY_SIZE;
190     pci_set_long(dev->msix_table_page + offset, val);
191     msix_handle_mask_update(dev, vector);
192 }
193
194 static void msix_mmio_write_unallowed(void *opaque, target_phys_addr_t addr,
195                                       uint32_t val)
196 {
197     fprintf(stderr, "MSI-X: only dword write is allowed!\n");
198 }
199
200 static CPUWriteMemoryFunc * const msix_mmio_write[] = {
201     msix_mmio_write_unallowed, msix_mmio_write_unallowed, msix_mmio_writel
202 };
203
204 static CPUReadMemoryFunc * const msix_mmio_read[] = {
205     msix_mmio_read_unallowed, msix_mmio_read_unallowed, msix_mmio_readl
206 };
207
208 /* Should be called from device's map method. */
209 void msix_mmio_map(PCIDevice *d, int region_num,
210                    pcibus_t addr, pcibus_t size, int type)
211 {
212     uint8_t *config = d->config + d->msix_cap;
213     uint32_t table = pci_get_long(config + MSIX_TABLE_OFFSET);
214     uint32_t offset = table & ~(MSIX_PAGE_SIZE - 1);
215     /* TODO: for assigned devices, we'll want to make it possible to map
216      * pending bits separately in case they are in a separate bar. */
217     int table_bir = table & PCI_MSIX_FLAGS_BIRMASK;
218
219     if (table_bir != region_num)
220         return;
221     if (size <= offset)
222         return;
223     cpu_register_physical_memory(addr + offset, size - offset,
224                                  d->msix_mmio_index);
225 }
226
227 static void msix_mask_all(struct PCIDevice *dev, unsigned nentries)
228 {
229     int vector;
230     for (vector = 0; vector < nentries; ++vector) {
231         unsigned offset = vector * MSIX_ENTRY_SIZE + MSIX_VECTOR_CTRL;
232         dev->msix_table_page[offset] |= MSIX_VECTOR_MASK;
233     }
234 }
235
236 /* Initialize the MSI-X structures. Note: if MSI-X is supported, BAR size is
237  * modified, it should be retrieved with msix_bar_size. */
238 int msix_init(struct PCIDevice *dev, unsigned short nentries,
239               unsigned bar_nr, unsigned bar_size)
240 {
241     int ret;
242     /* Nothing to do if MSI is not supported by interrupt controller */
243     if (!msix_supported)
244         return -ENOTSUP;
245
246     if (nentries > MSIX_MAX_ENTRIES)
247         return -EINVAL;
248
249     dev->msix_entry_used = qemu_mallocz(MSIX_MAX_ENTRIES *
250                                         sizeof *dev->msix_entry_used);
251
252     dev->msix_table_page = qemu_mallocz(MSIX_PAGE_SIZE);
253     msix_mask_all(dev, nentries);
254
255     dev->msix_mmio_index = cpu_register_io_memory(msix_mmio_read,
256                                                   msix_mmio_write, dev);
257     if (dev->msix_mmio_index == -1) {
258         ret = -EBUSY;
259         goto err_index;
260     }
261
262     dev->msix_entries_nr = nentries;
263     ret = msix_add_config(dev, nentries, bar_nr, bar_size);
264     if (ret)
265         goto err_config;
266
267     dev->cap_present |= QEMU_PCI_CAP_MSIX;
268     return 0;
269
270 err_config:
271     dev->msix_entries_nr = 0;
272     cpu_unregister_io_memory(dev->msix_mmio_index);
273 err_index:
274     qemu_free(dev->msix_table_page);
275     dev->msix_table_page = NULL;
276     qemu_free(dev->msix_entry_used);
277     dev->msix_entry_used = NULL;
278     return ret;
279 }
280
281 static void msix_free_irq_entries(PCIDevice *dev)
282 {
283     int vector;
284
285     for (vector = 0; vector < dev->msix_entries_nr; ++vector) {
286         dev->msix_entry_used[vector] = 0;
287         msix_clr_pending(dev, vector);
288     }
289 }
290
291 /* Clean up resources for the device. */
292 int msix_uninit(PCIDevice *dev)
293 {
294     if (!(dev->cap_present & QEMU_PCI_CAP_MSIX))
295         return 0;
296     pci_del_capability(dev, PCI_CAP_ID_MSIX, MSIX_CAP_LENGTH);
297     dev->msix_cap = 0;
298     msix_free_irq_entries(dev);
299     dev->msix_entries_nr = 0;
300     cpu_unregister_io_memory(dev->msix_mmio_index);
301     qemu_free(dev->msix_table_page);
302     dev->msix_table_page = NULL;
303     qemu_free(dev->msix_entry_used);
304     dev->msix_entry_used = NULL;
305     dev->cap_present &= ~QEMU_PCI_CAP_MSIX;
306     return 0;
307 }
308
309 void msix_save(PCIDevice *dev, QEMUFile *f)
310 {
311     unsigned n = dev->msix_entries_nr;
312
313     if (!(dev->cap_present & QEMU_PCI_CAP_MSIX)) {
314         return;
315     }
316
317     qemu_put_buffer(f, dev->msix_table_page, n * MSIX_ENTRY_SIZE);
318     qemu_put_buffer(f, dev->msix_table_page + MSIX_PAGE_PENDING, (n + 7) / 8);
319 }
320
321 /* Should be called after restoring the config space. */
322 void msix_load(PCIDevice *dev, QEMUFile *f)
323 {
324     unsigned n = dev->msix_entries_nr;
325
326     if (!(dev->cap_present & QEMU_PCI_CAP_MSIX)) {
327         return;
328     }
329
330     msix_free_irq_entries(dev);
331     qemu_get_buffer(f, dev->msix_table_page, n * MSIX_ENTRY_SIZE);
332     qemu_get_buffer(f, dev->msix_table_page + MSIX_PAGE_PENDING, (n + 7) / 8);
333 }
334
335 /* Does device support MSI-X? */
336 int msix_present(PCIDevice *dev)
337 {
338     return dev->cap_present & QEMU_PCI_CAP_MSIX;
339 }
340
341 /* Is MSI-X enabled? */
342 int msix_enabled(PCIDevice *dev)
343 {
344     return (dev->cap_present & QEMU_PCI_CAP_MSIX) &&
345         (dev->config[dev->msix_cap + MSIX_CONTROL_OFFSET] &
346          MSIX_ENABLE_MASK);
347 }
348
349 /* Size of bar where MSI-X table resides, or 0 if MSI-X not supported. */
350 uint32_t msix_bar_size(PCIDevice *dev)
351 {
352     return (dev->cap_present & QEMU_PCI_CAP_MSIX) ?
353         dev->msix_bar_size : 0;
354 }
355
356 /* Send an MSI-X message */
357 void msix_notify(PCIDevice *dev, unsigned vector)
358 {
359     uint8_t *table_entry = dev->msix_table_page + vector * MSIX_ENTRY_SIZE;
360     uint64_t address;
361     uint32_t data;
362
363     if (vector >= dev->msix_entries_nr || !dev->msix_entry_used[vector])
364         return;
365     if (msix_is_masked(dev, vector)) {
366         msix_set_pending(dev, vector);
367         return;
368     }
369
370     address = pci_get_long(table_entry + MSIX_MSG_UPPER_ADDR);
371     address = (address << 32) | pci_get_long(table_entry + MSIX_MSG_ADDR);
372     data = pci_get_long(table_entry + MSIX_MSG_DATA);
373     stl_phys(address, data);
374 }
375
376 void msix_reset(PCIDevice *dev)
377 {
378     if (!(dev->cap_present & QEMU_PCI_CAP_MSIX))
379         return;
380     msix_free_irq_entries(dev);
381     dev->config[dev->msix_cap + MSIX_CONTROL_OFFSET] &=
382             ~dev->wmask[dev->msix_cap + MSIX_CONTROL_OFFSET];
383     memset(dev->msix_table_page, 0, MSIX_PAGE_SIZE);
384     msix_mask_all(dev, dev->msix_entries_nr);
385 }
386
387 /* PCI spec suggests that devices make it possible for software to configure
388  * less vectors than supported by the device, but does not specify a standard
389  * mechanism for devices to do so.
390  *
391  * We support this by asking devices to declare vectors software is going to
392  * actually use, and checking this on the notification path. Devices that
393  * don't want to follow the spec suggestion can declare all vectors as used. */
394
395 /* Mark vector as used. */
396 int msix_vector_use(PCIDevice *dev, unsigned vector)
397 {
398     if (vector >= dev->msix_entries_nr)
399         return -EINVAL;
400     dev->msix_entry_used[vector]++;
401     return 0;
402 }
403
404 /* Mark vector as unused. */
405 void msix_vector_unuse(PCIDevice *dev, unsigned vector)
406 {
407     if (vector >= dev->msix_entries_nr || !dev->msix_entry_used[vector]) {
408         return;
409     }
410     if (--dev->msix_entry_used[vector]) {
411         return;
412     }
413     msix_clr_pending(dev, vector);
414 }
415
416 void msix_unuse_all_vectors(PCIDevice *dev)
417 {
418     if (!(dev->cap_present & QEMU_PCI_CAP_MSIX))
419         return;
420     msix_free_irq_entries(dev);
421 }