gdb/riscv-tdep.h

   1 /* Target-dependent header for the RISC-V architecture, for GDB, the
   2    GNU Debugger.
   3
   4    Copyright (C) 2018 Free Software Foundation, Inc.
   5
   6    This file is part of GDB.
   7
   8    This program is free software; you can redistribute it and/or modify
   9    it under the terms of the GNU General Public License as published by
  10    the Free Software Foundation; either version 3 of the License, or
  11    (at your option) any later version.
  12
  13    This program is distributed in the hope that it will be useful,
  14    but WITHOUT ANY WARRANTY; without even the implied warranty of
  15    MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  16    GNU General Public License for more details.
  17
  18    You should have received a copy of the GNU General Public License
  19    along with this program.  If not, see <http://www.gnu.org/licenses/>.  */
  20
  21 #ifndef RISCV_TDEP_H
  22 #define RISCV_TDEP_H
  23
  24 #include "arch/riscv.h"
  25
  26 /* RiscV register numbers.  */
  27 enum
  28 {
  29   RISCV_ZERO_REGNUM = 0,        /* Read-only register, always 0.  */
  30   RISCV_RA_REGNUM = 1,          /* Return Address.  */
  31   RISCV_SP_REGNUM = 2,          /* Stack Pointer.  */
  32   RISCV_GP_REGNUM = 3,          /* Global Pointer.  */
  33   RISCV_TP_REGNUM = 4,          /* Thread Pointer.  */
  34   RISCV_FP_REGNUM = 8,          /* Frame Pointer.  */
  35   RISCV_A0_REGNUM = 10,         /* First argument.  */
  36   RISCV_A1_REGNUM = 11,         /* Second argument.  */
  37   RISCV_PC_REGNUM = 32,         /* Program Counter.  */
  38
  39   RISCV_NUM_INTEGER_REGS = 32,
  40
  41   RISCV_FIRST_FP_REGNUM = 33,   /* First Floating Point Register */
  42   RISCV_FA0_REGNUM = 43,
  43   RISCV_FA1_REGNUM = RISCV_FA0_REGNUM + 1,
  44   RISCV_LAST_FP_REGNUM = 64,    /* Last Floating Point Register */
  45
  46   RISCV_FIRST_CSR_REGNUM = 65,  /* First CSR */
  47 #define DECLARE_CSR(name, num) \
  48   RISCV_ ## num ## _REGNUM = RISCV_FIRST_CSR_REGNUM + num,
  49 #include "opcode/riscv-opc.h"
  50 #undef DECLARE_CSR
  51   RISCV_LAST_CSR_REGNUM = 4160,
  52   RISCV_CSR_LEGACY_MISA_REGNUM = 0xf10 + RISCV_FIRST_CSR_REGNUM,
  53
  54   RISCV_PRIV_REGNUM = 4161,
  55
  56   RISCV_LAST_REGNUM = RISCV_PRIV_REGNUM
  57 };
  58
  59 /* RISC-V specific per-architecture information.  */
  60 struct gdbarch_tdep
  61 {
  62   /* Features about the target that impact how the gdbarch is configured.
  63      Two gdbarch instances are compatible only if this field matches.  */
  64   struct riscv_gdbarch_features features;
  65
  66   /* ISA-specific data types.  */
  67   struct type *riscv_fpreg_d_type = nullptr;
  68 };
  69
  70
  71 /* Return the width in bytes  of the general purpose registers for GDBARCH.
  72    Possible return values are 4, 8, or 16 for RiscV variants RV32, RV64, or
  73    RV128.  */
  74 extern int riscv_isa_xlen (struct gdbarch *gdbarch);
  75
  76 /* Return the width in bytes of the floating point registers for GDBARCH.
  77    If this architecture has no floating point registers, then return 0.
  78    Possible values are 4, 8, or 16 for depending on which of single, double
  79    or quad floating point support is available.  */
  80 extern int riscv_isa_flen (struct gdbarch *gdbarch);
  81
  82 /* Single step based on where the current instruction will take us.  */
  83 extern std::vector<CORE_ADDR> riscv_software_single_step
  84   (struct regcache *regcache);
  85
  86 #endif /* RISCV_TDEP_H */