gas/doc/c-mips.texi

   1 @c Copyright 1991, 1992, 1993, 1994, 1995, 1997, 1999, 2000
   2 @c Free Software Foundation, Inc.
   3 @c This is part of the GAS manual.
   4 @c For copying conditions, see the file as.texinfo.
   5 @ifset GENERIC
   6 @page
   7 @node MIPS-Dependent
   8 @chapter MIPS Dependent Features
   9 @end ifset
  10 @ifclear GENERIC
  11 @node Machine Dependencies
  12 @chapter MIPS Dependent Features
  13 @end ifclear
  14
  15 @cindex MIPS processor
  16 @sc{gnu} @code{@value{AS}} for @sc{mips} architectures supports several
  17 different @sc{mips} processors, and MIPS ISA levels I through V, MIPS32,
  18 and MIPS64.  For information about the @sc{mips} instruction set, see
  19 @cite{MIPS RISC Architecture}, by Kane and Heindrich (Prentice-Hall).
  20 For an overview of @sc{mips} assembly conventions, see ``Appendix D:
  21 Assembly Language Programming'' in the same work.
  22
  23 @menu
  24 * MIPS Opts::           Assembler options
  25 * MIPS Object::         ECOFF object code
  26 * MIPS Stabs::          Directives for debugging information
  27 * MIPS ISA::            Directives to override the ISA level
  28 * MIPS autoextend::     Directives for extending MIPS 16 bit instructions
  29 * MIPS insn::           Directive to mark data as an instruction
  30 * MIPS option stack::   Directives to save and restore options
  31 @end menu
  32
  33 @node MIPS Opts
  34 @section Assembler options
  35
  36 The @sc{mips} configurations of @sc{gnu} @code{@value{AS}} support these
  37 special options:
  38
  39 @table @code
  40 @cindex @code{-G} option (MIPS)
  41 @item -G @var{num}
  42 This option sets the largest size of an object that can be referenced
  43 implicitly with the @code{gp} register.  It is only accepted for targets
  44 that use @sc{ecoff} format.  The default value is 8.
  45
  46 @cindex @code{-EB} option (MIPS)
  47 @cindex @code{-EL} option (MIPS)
  48 @cindex MIPS big-endian output
  49 @cindex MIPS little-endian output
  50 @cindex big-endian output, MIPS
  51 @cindex little-endian output, MIPS
  52 @item -EB
  53 @itemx -EL
  54 Any @sc{mips} configuration of @code{@value{AS}} can select big-endian or
  55 little-endian output at run time (unlike the other @sc{gnu} development
  56 tools, which must be configured for one or the other).  Use @samp{-EB}
  57 to select big-endian output, and @samp{-EL} for little-endian.
  58
  59 @cindex MIPS architecture options
  60 @item -mips1
  61 @itemx -mips2
  62 @itemx -mips3
  63 @itemx -mips4
  64 @itemx -mips5
  65 @itemx -mips32
  66 @itemx -mips64
  67 Generate code for a particular MIPS Instruction Set Architecture level.
  68 @samp{-mips1} corresponds to the @sc{r2000} and @sc{r3000} processors,
  69 @samp{-mips2} to the @sc{r6000} processor, @samp{-mips3} to the
  70 @sc{r4000} processor, and @samp{-mips4} to the @sc{r8000} and
  71 @sc{r10000} processors.  @samp{-mips5}, @samp{-mips32}, and
  72 @samp{-mips64} correspond to generic @sc{MIPS V}, @sc{MIPS32}, and
  73 @sc{MIPS64} ISA processors, respectively.  You can also switch
  74 instruction sets during the assembly; see @ref{MIPS ISA, Directives to
  75 override the ISA level}.
  76
  77 @item -mgp32
  78 Assume that 32-bit general purpose registers are available.  This
  79 affects synthetic instructions such as @code{move}, which will assemble
  80 to a 32-bit or a 64-bit instruction depending on this flag.  On some
  81 MIPS variants there is a 32-bit mode flag; when this flag is set,
  82 64-bit instructions generate a trap.  Also, some 32-bit OSes only save
  83 the 32-bit registers on a context switch, so it is essential never to
  84 use the 64-bit registers.
  85
  86 @item -mgp64
  87 Assume that 64-bit general purpose registers are available.  This is
  88 provided in the interests of symmetry with -gp32.
  89
  90 @item -mips16
  91 @itemx -no-mips16
  92 Generate code for the MIPS 16 processor.  This is equivalent to putting
  93 @samp{.set mips16} at the start of the assembly file.  @samp{-no-mips16}
  94 turns off this option.
  95
  96 @item -mfix7000
  97 @itemx -no-mfix7000
  98 Cause nops to be inserted if the read of the destination register
  99 of an mfhi or mflo instruction occurs in the following two instructions.
 100
 101 @item -m4010
 102 @itemx -no-m4010
 103 Generate code for the LSI @sc{r4010} chip.  This tells the assembler to
 104 accept the @sc{r4010} specific instructions (@samp{addciu}, @samp{ffc},
 105 etc.), and to not schedule @samp{nop} instructions around accesses to
 106 the @samp{HI} and @samp{LO} registers.  @samp{-no-m4010} turns off this
 107 option.
 108
 109 @item -m4650
 110 @itemx -no-m4650
 111 Generate code for the MIPS @sc{r4650} chip.  This tells the assembler to accept
 112 the @samp{mad} and @samp{madu} instruction, and to not schedule @samp{nop}
 113 instructions around accesses to the @samp{HI} and @samp{LO} registers.
 114 @samp{-no-m4650} turns off this option.
 115
 116 @itemx -m3900
 117 @itemx -no-m3900
 118 @itemx -m4100
 119 @itemx -no-m4100
 120 For each option @samp{-m@var{nnnn}}, generate code for the MIPS
 121 @sc{r@var{nnnn}} chip.  This tells the assembler to accept instructions
 122 specific to that chip, and to schedule for that chip's hazards.
 123
 124 @item -march=@var{cpu}
 125 Generate code for a particular MIPS cpu.  It is exactly equivalent to
 126 @samp{-m@var{cpu}}, except that there are more value of @var{cpu}
 127 understood.  Valid @var{cpu} value are:
 128
 129 @quotation
 130 2000,
 131 3000,
 132 3900,
 133 4000,
 134 4010,
 135 4100,
 136 4111,
 137 4300,
 138 4400,
 139 4600,
 140 4650,
 141 5000,
 142 rm5200,
 143 rm5230,
 144 rm5231,
 145 rm5261,
 146 rm5721,
 147 6000,
 148 rm7000,
 149 8000,
 150 10000,
 151 mips32-4k,
 152 sb1
 153 @end quotation
 154
 155 @item -mtune=@var{cpu}
 156 Schedule and tune for a particular MIPS cpu.  Valid @var{cpu} values are
 157 identical to @samp{-march=@var{cpu}}.
 158
 159 @item -mcpu=@var{cpu}
 160 Generate code and schedule for a particular MIPS cpu.  This is exactly
 161 equivalent to @samp{-march=@var{cpu}} and @samp{-mtune=@var{cpu}}.  Valid
 162 @var{cpu} values are identical to @samp{-march=@var{cpu}}.
 163 Use of this option is discouraged.
 164
 165
 166 @cindex @code{-nocpp} ignored (MIPS)
 167 @item -nocpp
 168 This option is ignored.  It is accepted for command-line compatibility with
 169 other assemblers, which use it to turn off C style preprocessing.  With
 170 @sc{gnu} @code{@value{AS}}, there is no need for @samp{-nocpp}, because the
 171 @sc{gnu} assembler itself never runs the C preprocessor.
 172
 173 @item --construct-floats
 174 @itemx --no-construct-floats
 175 @cindex --construct-floats
 176 @cindex --no-construct-floats
 177 The @code{--no-construct-floats} option disables the construction of
 178 double width floating point constants by loading the two halves of the
 179 value into the two single width floating point registers that make up
 180 the double width register.  This feature is useful if the processor
 181 support the FR bit in its status  register, and this bit is known (by
 182 the programmer) to be set.  This bit prevents the aliasing of the double
 183 width register by the single width registers.
 184
 185 By default @code{--construct-floats} is selected, allowing construction
 186 of these floating point constants.
 187
 188 @item --trap
 189 @itemx --no-break
 190 @c FIXME!  (1) reflect these options (next item too) in option summaries;
 191 @c         (2) stop teasing, say _which_ instructions expanded _how_.
 192 @code{@value{AS}} automatically macro expands certain division and
 193 multiplication instructions to check for overflow and division by zero.  This
 194 option causes @code{@value{AS}} to generate code to take a trap exception
 195 rather than a break exception when an error is detected.  The trap instructions
 196 are only supported at Instruction Set Architecture level 2 and higher.
 197
 198 @item --break
 199 @itemx --no-trap
 200 Generate code to take a break exception rather than a trap exception when an
 201 error is detected.  This is the default.
 202
 203 @item -n
 204 When this option is used, @code{@value{AS}} will issue a warning every
 205 time it generates a nop instruction from a macro.
 206 @end table
 207
 208 @node MIPS Object
 209 @section MIPS ECOFF object code
 210
 211 @cindex ECOFF sections
 212 @cindex MIPS ECOFF sections
 213 Assembling for a @sc{mips} @sc{ecoff} target supports some additional sections
 214 besides the usual @code{.text}, @code{.data} and @code{.bss}.  The
 215 additional sections are @code{.rdata}, used for read-only data,
 216 @code{.sdata}, used for small data, and @code{.sbss}, used for small
 217 common objects.
 218
 219 @cindex small objects, MIPS ECOFF
 220 @cindex @code{gp} register, MIPS
 221 When assembling for @sc{ecoff}, the assembler uses the @code{$gp} (@code{$28})
 222 register to form the address of a ``small object''.  Any object in the
 223 @code{.sdata} or @code{.sbss} sections is considered ``small'' in this sense.
 224 For external objects, or for objects in the @code{.bss} section, you can use
 225 the @code{@value{GCC}} @samp{-G} option to control the size of objects addressed via
 226 @code{$gp}; the default value is 8, meaning that a reference to any object
 227 eight bytes or smaller uses @code{$gp}.  Passing @samp{-G 0} to
 228 @code{@value{AS}} prevents it from using the @code{$gp} register on the basis
 229 of object size (but the assembler uses @code{$gp} for objects in @code{.sdata}
 230 or @code{sbss} in any case).  The size of an object in the @code{.bss} section
 231 is set by the @code{.comm} or @code{.lcomm} directive that defines it.  The
 232 size of an external object may be set with the @code{.extern} directive.  For
 233 example, @samp{.extern sym,4} declares that the object at @code{sym} is 4 bytes
 234 in length, whie leaving @code{sym} otherwise undefined.
 235
 236 Using small @sc{ecoff} objects requires linker support, and assumes that the
 237 @code{$gp} register is correctly initialized (normally done automatically by
 238 the startup code).  @sc{mips} @sc{ecoff} assembly code must not modify the
 239 @code{$gp} register.
 240
 241 @node MIPS Stabs
 242 @section Directives for debugging information
 243
 244 @cindex MIPS debugging directives
 245 @sc{mips} @sc{ecoff} @code{@value{AS}} supports several directives used for
 246 generating debugging information which are not support by traditional @sc{mips}
 247 assemblers.  These are @code{.def}, @code{.endef}, @code{.dim}, @code{.file},
 248 @code{.scl}, @code{.size}, @code{.tag}, @code{.type}, @code{.val},
 249 @code{.stabd}, @code{.stabn}, and @code{.stabs}.  The debugging information
 250 generated by the three @code{.stab} directives can only be read by @sc{gdb},
 251 not by traditional @sc{mips} debuggers (this enhancement is required to fully
 252 support C++ debugging).  These directives are primarily used by compilers, not
 253 assembly language programmers!
 254
 255 @node MIPS ISA
 256 @section Directives to override the ISA level
 257
 258 @cindex MIPS ISA override
 259 @kindex @code{.set mips@var{n}}
 260 @sc{gnu} @code{@value{AS}} supports an additional directive to change
 261 the @sc{mips} Instruction Set Architecture level on the fly: @code{.set
 262 mips@var{n}}.  @var{n} should be a number from 0 to 5, or 32 or 64.
 263 The values 1 to 5, 32, and 64 make the assembler accept instructions
 264 for the corresponding @sc{isa} level, from that point on in the
 265 assembly.  @code{.set mips@var{n}} affects not only which instructions
 266 are permitted, but also how certain macros are expanded.  @code{.set
 267 mips0} restores the @sc{isa} level to its original level: either the
 268 level you selected with command line options, or the default for your
 269 configuration.  You can use this feature to permit specific @sc{r4000}
 270 instructions while assembling in 32 bit mode.  Use this directive with
 271 care!
 272
 273 The directive @samp{.set mips16} puts the assembler into MIPS 16 mode,
 274 in which it will assemble instructions for the MIPS 16 processor.  Use
 275 @samp{.set nomips16} to return to normal 32 bit mode.
 276
 277 Traditional @sc{mips} assemblers do not support this directive.
 278
 279 @node MIPS autoextend
 280 @section Directives for extending MIPS 16 bit instructions
 281
 282 @kindex @code{.set autoextend}
 283 @kindex @code{.set noautoextend}
 284 By default, MIPS 16 instructions are automatically extended to 32 bits
 285 when necessary.  The directive @samp{.set noautoextend} will turn this
 286 off.  When @samp{.set noautoextend} is in effect, any 32 bit instruction
 287 must be explicitly extended with the @samp{.e} modifier (e.g.,
 288 @samp{li.e $4,1000}).  The directive @samp{.set autoextend} may be used
 289 to once again automatically extend instructions when necessary.
 290
 291 This directive is only meaningful when in MIPS 16 mode.  Traditional
 292 @sc{mips} assemblers do not support this directive.
 293
 294 @node MIPS insn
 295 @section Directive to mark data as an instruction
 296
 297 @kindex @code{.insn}
 298 The @code{.insn} directive tells @code{@value{AS}} that the following
 299 data is actually instructions.  This makes a difference in MIPS 16 mode:
 300 when loading the address of a label which precedes instructions,
 301 @code{@value{AS}} automatically adds 1 to the value, so that jumping to
 302 the loaded address will do the right thing.
 303
 304 @node MIPS option stack
 305 @section Directives to save and restore options
 306
 307 @cindex MIPS option stack
 308 @kindex @code{.set push}
 309 @kindex @code{.set pop}
 310 The directives @code{.set push} and @code{.set pop} may be used to save
 311 and restore the current settings for all the options which are
 312 controlled by @code{.set}.  The @code{.set push} directive saves the
 313 current settings on a stack.  The @code{.set pop} directive pops the
 314 stack and restores the settings.
 315
 316 These directives can be useful inside an macro which must change an
 317 option such as the ISA level or instruction reordering but does not want
 318 to change the state of the code which invoked the macro.
 319
 320 Traditional @sc{mips} assemblers do not support these directives.