gas/doc/c-aarch64.texi

   1 @c Copyright (C) 2009-2015 Free Software Foundation, Inc.
   2 @c Contributed by ARM Ltd.
   3 @c This is part of the GAS manual.
   4 @c For copying conditions, see the file as.texinfo.
   5 @c man end
   6
   7 @ifset GENERIC
   8 @page
   9 @node AArch64-Dependent
  10 @chapter AArch64 Dependent Features
  11 @end ifset
  12
  13 @ifclear GENERIC
  14 @node Machine Dependencies
  15 @chapter AArch64 Dependent Features
  16 @end ifclear
  17
  18 @cindex AArch64 support
  19 @menu
  20 * AArch64 Options::              Options
  21 * AArch64 Extensions::           Extensions
  22 * AArch64 Syntax::               Syntax
  23 * AArch64 Floating Point::       Floating Point
  24 * AArch64 Directives::           AArch64 Machine Directives
  25 * AArch64 Opcodes::              Opcodes
  26 * AArch64 Mapping Symbols::      Mapping Symbols
  27 @end menu
  28
  29 @node AArch64 Options
  30 @section Options
  31 @cindex AArch64 options (none)
  32 @cindex options for AArch64 (none)
  33
  34 @c man begin OPTIONS
  35 @table @gcctabopt
  36
  37 @cindex @option{-EB} command line option, AArch64
  38 @item -EB
  39 This option specifies that the output generated by the assembler should
  40 be marked as being encoded for a big-endian processor.
  41
  42 @cindex @option{-EL} command line option, AArch64
  43 @item -EL
  44 This option specifies that the output generated by the assembler should
  45 be marked as being encoded for a little-endian processor.
  46
  47 @cindex @option{-mabi=} command line option, AArch64
  48 @item -mabi=@var{abi}
  49 Specify which ABI the source code uses.  The recognized arguments
  50 are: @code{ilp32} and @code{lp64}, which decides the generated object
  51 file in ELF32 and ELF64 format respectively.  The default is @code{lp64}.
  52
  53 @cindex @option{-mcpu=} command line option, AArch64
  54 @item -mcpu=@var{processor}[+@var{extension}@dots{}]
  55 This option specifies the target processor.  The assembler will issue an error
  56 message if an attempt is made to assemble an instruction which will not execute
  57 on the target processor.  The following processor names are recognized:
  58 @code{cortex-a53},
  59 @code{cortex-a57},
  60 @code{cortex-a72},
  61 @code{exynos-m1},
  62 @code{thunderx},
  63 @code{xgene1}
  64 and
  65 @code{xgene2}.
  66 The special name @code{all} may be used to allow the assembler to accept
  67 instructions valid for any supported processor, including all optional
  68 extensions.
  69
  70 In addition to the basic instruction set, the assembler can be told to
  71 accept, or restrict, various extension mnemonics that extend the
  72 processor.  @xref{AArch64 Extensions}.
  73
  74 If some implementations of a particular processor can have an
  75 extension, then then those extensions are automatically enabled.
  76 Consequently, you will not normally have to specify any additional
  77 extensions.
  78
  79 @cindex @option{-march=} command line option, AArch64
  80 @item -march=@var{architecture}[+@var{extension}@dots{}]
  81 This option specifies the target architecture.  The assembler will
  82 issue an error message if an attempt is made to assemble an
  83 instruction which will not execute on the target architecture.  The
  84 only value for @var{architecture} is @code{armv8-a}.
  85
  86 If both @option{-mcpu} and @option{-march} are specified, the
  87 assembler will use the setting for @option{-mcpu}.  If neither are
  88 specified, the assembler will default to @option{-mcpu=all}.
  89
  90 The architecture option can be extended with the same instruction set
  91 extension options as the @option{-mcpu} option.  Unlike
  92 @option{-mcpu}, extensions are not always enabled by default,
  93 @xref{AArch64 Extensions}.
  94
  95 @cindex @code{-mverbose-error} command line option, AArch64
  96 @item -mverbose-error
  97 This option enables verbose error messages for AArch64 gas.  This option
  98 is enabled by default.
  99
 100 @cindex @code{-mno-verbose-error} command line option, AArch64
 101 @item -mno-verbose-error
 102 This option disables verbose error messages in AArch64 gas.
 103
 104 @end table
 105 @c man end
 106
 107 @node AArch64 Extensions
 108 @section Architecture Extensions
 109
 110 The table below lists the permitted architecture extensions that are
 111 supported by the assembler and the conditions under which they are
 112 automatically enabled.
 113
 114 Multiple extensions may be specified, separated by a @code{+}.
 115 Extension mnemonics may also be removed from those the assembler
 116 accepts.  This is done by prepending @code{no} to the option that adds
 117 the extension.  Extensions that are removed must be listed after all
 118 extensions that have been added.
 119
 120 Enabling an extension that requires other extensions will
 121 automatically cause those extensions to be enabled.  Similarly,
 122 disabling an extension that is required by other extensions will
 123 automatically cause those extensions to be disabled.
 124
 125 @multitable @columnfractions .12 .17 .17 .54
 126 @headitem Extension @tab Minimum Architecture @tab Enabled by default
 127  @tab Description
 128 @item @code{crc} @tab ARMv8-A @tab No
 129  @tab Enable CRC instructions.
 130 @item @code{crypto} @tab ARMv8-A @tab No
 131  @tab Enable cryptographic extensions.  This implies @code{fp} and @code{simd}.
 132 @item @code{fp} @tab ARMv8-A @tab ARMv8-A or later
 133  @tab Enable floating-point extensions.
 134 @item @code{simd} @tab ARMv8-A @tab ARMv8-A or later
 135  @tab Enable Advanced SIMD extensions.  This implies @code{fp}.
 136 @item @code{pan} @tab ARMv8-A @tab ARMv8-A or later
 137  @tab Enable Privileged Access Never support.
 138 @end multitable
 139
 140 @node AArch64 Syntax
 141 @section Syntax
 142 @menu
 143 * AArch64-Chars::                Special Characters
 144 * AArch64-Regs::                 Register Names
 145 * AArch64-Relocations::      Relocations
 146 @end menu
 147
 148 @node AArch64-Chars
 149 @subsection Special Characters
 150
 151 @cindex line comment character, AArch64
 152 @cindex AArch64 line comment character
 153 The presence of a @samp{//} on a line indicates the start of a comment
 154 that extends to the end of the current line.  If a @samp{#} appears as
 155 the first character of a line, the whole line is treated as a comment.
 156
 157 @cindex line separator, AArch64
 158 @cindex statement separator, AArch64
 159 @cindex AArch64 line separator
 160 The @samp{;} character can be used instead of a newline to separate
 161 statements.
 162
 163 @cindex immediate character, AArch64
 164 @cindex AArch64 immediate character
 165 The @samp{#} can be optionally used to indicate immediate operands.
 166
 167 @node AArch64-Regs
 168 @subsection Register Names
 169
 170 @cindex AArch64 register names
 171 @cindex register names, AArch64
 172 Please refer to the section @samp{4.4 Register Names} of
 173 @samp{ARMv8 Instruction Set Overview}, which is available at
 174 @uref{http://infocenter.arm.com}.
 175
 176 @node AArch64-Relocations
 177 @subsection Relocations
 178
 179 @cindex relocations, AArch64
 180 @cindex AArch64 relocations
 181 @cindex MOVN, MOVZ and MOVK group relocations, AArch64
 182 Relocations for @samp{MOVZ} and @samp{MOVK} instructions can be generated
 183 by prefixing the label with @samp{#:abs_g2:} etc.
 184 For example to load the 48-bit absolute address of @var{foo} into x0:
 185
 186 @smallexample
 187         movz x0, #:abs_g2:foo           // bits 32-47, overflow check
 188         movk x0, #:abs_g1_nc:foo        // bits 16-31, no overflow check
 189         movk x0, #:abs_g0_nc:foo        // bits  0-15, no overflow check
 190 @end smallexample
 191
 192 @cindex ADRP, ADD, LDR/STR group relocations, AArch64
 193 Relocations for @samp{ADRP}, and @samp{ADD}, @samp{LDR} or @samp{STR}
 194 instructions can be generated by prefixing the label with
 195 @samp{:pg_hi21:} and @samp{#:lo12:} respectively.
 196
 197 For example to use 33-bit (+/-4GB) pc-relative addressing to
 198 load the address of @var{foo} into x0:
 199
 200 @smallexample
 201         adrp x0, :pg_hi21:foo
 202         add  x0, x0, #:lo12:foo
 203 @end smallexample
 204
 205 Or to load the value of @var{foo} into x0:
 206
 207 @smallexample
 208         adrp x0, :pg_hi21:foo
 209         ldr  x0, [x0, #:lo12:foo]
 210 @end smallexample
 211
 212 Note that @samp{:pg_hi21:} is optional.
 213
 214 @smallexample
 215         adrp x0, foo
 216 @end smallexample
 217
 218 is equivalent to
 219
 220 @smallexample
 221         adrp x0, :pg_hi21:foo
 222 @end smallexample
 223
 224 @node AArch64 Floating Point
 225 @section Floating Point
 226
 227 @cindex floating point, AArch64 (@sc{ieee})
 228 @cindex AArch64 floating point (@sc{ieee})
 229 The AArch64 architecture uses @sc{ieee} floating-point numbers.
 230
 231 @node AArch64 Directives
 232 @section AArch64 Machine Directives
 233
 234 @cindex machine directives, AArch64
 235 @cindex AArch64 machine directives
 236 @table @code
 237
 238 @c AAAAAAAAAAAAAAAAAAAAAAAAA
 239
 240 @cindex @code{.arch} directive, AArch64
 241 @item .arch @var{name}
 242 Select the target architecture.  Valid values for @var{name} are the same as
 243 for the @option{-march} commandline option.
 244
 245 Specifying @code{.arch} clears any previously selected architecture
 246 extensions.
 247
 248 @cindex @code{.arch_extension} directive, AArch64
 249 @item .arch_extension @var{name}
 250 Add or remove an architecture extension to the target architecture.  Valid
 251 values for @var{name} are the same as those accepted as architectural
 252 extensions by the @option{-mcpu} commandline option.
 253
 254 @code{.arch_extension} may be used multiple times to add or remove extensions
 255 incrementally to the architecture being compiled for.
 256
 257 @c BBBBBBBBBBBBBBBBBBBBBBBBBB
 258
 259 @cindex @code{.bss} directive, AArch64
 260 @item .bss
 261 This directive switches to the @code{.bss} section.
 262
 263 @c CCCCCCCCCCCCCCCCCCCCCCCCCC
 264 @c DDDDDDDDDDDDDDDDDDDDDDDDDD
 265 @c EEEEEEEEEEEEEEEEEEEEEEEEEE
 266 @c FFFFFFFFFFFFFFFFFFFFFFFFFF
 267 @c GGGGGGGGGGGGGGGGGGGGGGGGGG
 268 @c HHHHHHHHHHHHHHHHHHHHHHHHHH
 269 @c IIIIIIIIIIIIIIIIIIIIIIIIII
 270 @c JJJJJJJJJJJJJJJJJJJJJJJJJJ
 271 @c KKKKKKKKKKKKKKKKKKKKKKKKKK
 272 @c LLLLLLLLLLLLLLLLLLLLLLLLLL
 273
 274 @cindex @code{.ltorg} directive, AArch64
 275 @item .ltorg
 276 This directive causes the current contents of the literal pool to be
 277 dumped into the current section (which is assumed to be the .text
 278 section) at the current location (aligned to a word boundary).
 279 GAS maintains a separate literal pool for each section and each
 280 sub-section.  The @code{.ltorg} directive will only affect the literal
 281 pool of the current section and sub-section.  At the end of assembly
 282 all remaining, un-empty literal pools will automatically be dumped.
 283
 284 Note - older versions of GAS would dump the current literal
 285 pool any time a section change occurred.  This is no longer done, since
 286 it prevents accurate control of the placement of literal pools.
 287
 288 @c MMMMMMMMMMMMMMMMMMMMMMMMMM
 289
 290 @c NNNNNNNNNNNNNNNNNNNNNNNNNN
 291 @c OOOOOOOOOOOOOOOOOOOOOOOOOO
 292
 293 @c PPPPPPPPPPPPPPPPPPPPPPPPPP
 294
 295 @cindex @code{.pool} directive, AArch64
 296 @item .pool
 297 This is a synonym for .ltorg.
 298
 299 @c QQQQQQQQQQQQQQQQQQQQQQQQQQ
 300 @c RRRRRRRRRRRRRRRRRRRRRRRRRR
 301
 302 @cindex @code{.req} directive, AArch64
 303 @item @var{name} .req @var{register name}
 304 This creates an alias for @var{register name} called @var{name}.  For
 305 example:
 306
 307 @smallexample
 308         foo .req w0
 309 @end smallexample
 310
 311 @c SSSSSSSSSSSSSSSSSSSSSSSSSS
 312
 313 @c TTTTTTTTTTTTTTTTTTTTTTTTTT
 314
 315 @c UUUUUUUUUUUUUUUUUUUUUUUUUU
 316
 317 @cindex @code{.unreq} directive, AArch64
 318 @item .unreq @var{alias-name}
 319 This undefines a register alias which was previously defined using the
 320 @code{req} directive.  For example:
 321
 322 @smallexample
 323         foo .req w0
 324         .unreq foo
 325 @end smallexample
 326
 327 An error occurs if the name is undefined.  Note - this pseudo op can
 328 be used to delete builtin in register name aliases (eg 'w0').  This
 329 should only be done if it is really necessary.
 330
 331 @c VVVVVVVVVVVVVVVVVVVVVVVVVV
 332
 333 @c WWWWWWWWWWWWWWWWWWWWWWWWWW
 334 @c XXXXXXXXXXXXXXXXXXXXXXXXXX
 335 @c YYYYYYYYYYYYYYYYYYYYYYYYYY
 336 @c ZZZZZZZZZZZZZZZZZZZZZZZZZZ
 337
 338 @end table
 339
 340 @node AArch64 Opcodes
 341 @section Opcodes
 342
 343 @cindex AArch64 opcodes
 344 @cindex opcodes for AArch64
 345 GAS implements all the standard AArch64 opcodes.  It also
 346 implements several pseudo opcodes, including several synthetic load
 347 instructions.
 348
 349 @table @code
 350
 351 @cindex @code{LDR reg,=<expr>} pseudo op, AArch64
 352 @item LDR =
 353 @smallexample
 354   ldr <register> , =<expression>
 355 @end smallexample
 356
 357 The constant expression will be placed into the nearest literal pool (if it not
 358 already there) and a PC-relative LDR instruction will be generated.
 359
 360 @end table
 361
 362 For more information on the AArch64 instruction set and assembly language
 363 notation, see @samp{ARMv8 Instruction Set Overview} available at
 364 @uref{http://infocenter.arm.com}.
 365
 366
 367 @node AArch64 Mapping Symbols
 368 @section Mapping Symbols
 369
 370 The AArch64 ELF specification requires that special symbols be inserted
 371 into object files to mark certain features:
 372
 373 @table @code
 374
 375 @cindex @code{$x}
 376 @item $x
 377 At the start of a region of code containing AArch64 instructions.
 378
 379 @cindex @code{$d}
 380 @item $d
 381 At the start of a region of data.
 382
 383 @end table