drivers/video/s5p_fimd_aquila.c

   1 /*
   2  * S5PC110 LCD Controller Specific driver for DD Aquila board.
   3  *
   4  * Author: InKi Dae <inki.dae@samsung.com>
   5  *
   6  * This program is free software; you can redistribute it and/or
   7  * modify it under the terms of the GNU General Public License as
   8  * published by the Free Software Foundation; either version 2 of
   9  * the License, or (at your option) any later version.
  10  *
  11  * This program is distributed in the hope that it will be useful,
  12  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  13  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  14  * GNU General Public License for more details.
  15  *
  16  * You should have received a copy of the GNU General Public License
  17  * along with this program; if not, write to the Free Software
  18  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  19  * MA 02111-1307 USA
  20  */
  21
  22 #include <config.h>
  23 #include <common.h>
  24 #include <stdarg.h>
  25 #include <linux/types.h>
  26 #include <asm/io.h>
  27 #include <lcd.h>
  28
  29 #include <asm/arch/cpu.h>
  30 #include <asm/arch/regs-fb.h>
  31 #include <asm/arch/hardware.h>
  32 #include <asm/arch/gpio.h>
  33 #include "s5p-fb.h"
  34
  35 /* DUALRGB INTERFACE SETTING REGISTER */
  36 #define DISR            0xF800027C
  37
  38 /* DISPLAY CONTROL REGISTER */
  39 #define DCR             0xE0107008
  40
  41 /* CLOCK DIVIDER 0 */
  42 #define CLK_DIV0        0xE0100300
  43 #define CLK_DIV1        0xE0100304
  44
  45 /* LCD CONTROLLER REGISTER BASE */
  46 #define S5PC110_LCRB            0xF8000000
  47
  48 #define MPLL 1
  49
  50 #define S5P_VFRAME_FREQ         60
  51
  52 static unsigned int ctrl_base;
  53 static unsigned long *lcd_base_addr;
  54 static vidinfo_t *pvid = NULL;
  55
  56 extern unsigned long get_pll_clk(int pllreg);
  57
  58 void s5pc_fimd_lcd_init_mem(u_long screen_base, u_long fb_size, u_long palette_size)
  59 {
  60         lcd_base_addr = (unsigned long *)screen_base;
  61
  62         udebug("lcd_base_addr(framebuffer memory) = %x\n", lcd_base_addr);
  63
  64         return;
  65 }
  66
  67 void s5pc_c100_gpio_setup(void)
  68 {
  69         /* for compatibility with the other versions */
  70         return;
  71 }
  72
  73 void s5pc_c110_gpio_setup(void)
  74 {
  75         /* set GPF0[0:7] for RGB Interface and Data lines (32bit) */
  76         writel(0x22222222, S5PC110_GPIO_BASE(S5PC110_GPIO_F0_OFFSET));
  77         /* pull-up/down disable */
  78         writel(0x0, S5PC110_GPIO_BASE(S5PC110_GPIO_F0_OFFSET+S5PC1XX_GPIO_PULL_OFFSET));
  79         /* drive strength to max (24bit) */
  80         writel(0xffffff, S5PC110_GPIO_BASE(S5PC110_GPIO_F0_OFFSET+S5PC1XX_GPIO_DRV_OFFSET));
  81
  82         /* set Data lines (32bit) */
  83         writel(0x22222222, S5PC110_GPIO_BASE(S5PC110_GPIO_F1_OFFSET));
  84         writel(0x22222222, S5PC110_GPIO_BASE(S5PC110_GPIO_F2_OFFSET));
  85         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET)) & 0xFF0000,
  86                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET));
  87         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET)) | 0x002222,
  88                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET));
  89
  90         /* drive strength to max (24bit) */
  91         writel(0xffffff, S5PC110_GPIO_BASE(S5PC110_GPIO_F1_OFFSET+S5PC1XX_GPIO_DRV_OFFSET));
  92         writel(0xffffff, S5PC110_GPIO_BASE(S5PC110_GPIO_F2_OFFSET+S5PC1XX_GPIO_DRV_OFFSET));
  93         /* [11:0](drive stength level), [15:12](none), [21:16](Slew Rate) */
  94         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+S5PC1XX_GPIO_DRV_OFFSET)) & 0x3FFF00,
  95                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+S5PC1XX_GPIO_DRV_OFFSET));
  96         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+S5PC1XX_GPIO_DRV_OFFSET)) | 0x0000FF,
  97                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+S5PC1XX_GPIO_DRV_OFFSET));
  98
  99         /* pull-up/down disable */
 100         writel(0x0, S5PC110_GPIO_BASE(S5PC110_GPIO_F1_OFFSET+S5PC1XX_GPIO_PULL_OFFSET));
 101         writel(0x0, S5PC110_GPIO_BASE(S5PC110_GPIO_F2_OFFSET+S5PC1XX_GPIO_PULL_OFFSET));
 102         writel(0x0, S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+S5PC1XX_GPIO_PULL_OFFSET));
 103
 104         /* SUB_DISPLAY_DE (GPF3[4]) */
 105         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET)) & 0xfff0ffff,
 106                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET));
 107         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET)) | 0x00020000,
 108                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET));
 109
 110         /* drive stength to max */
 111         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+
 112                         S5PC1XX_GPIO_DRV_OFFSET)) & 0xFCFF,
 113                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+
 114                     S5PC1XX_GPIO_DRV_OFFSET));
 115         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+
 116                         S5PC1XX_GPIO_DRV_OFFSET)) | 0x0300,
 117                 S5PC110_GPIO_BASE(S5PC110_GPIO_F3_OFFSET+
 118                     S5PC1XX_GPIO_DRV_OFFSET));
 119
 120         /* set gpio configuration pin for SUB_DISPLAY_CS(MP0_1[2]) */
 121         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET)) & 0xfffff0ff,
 122                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET));
 123         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET)) | 0x00000100,
 124                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET));
 125
 126         /* display output path selection (only [1:0] valid) */
 127         writel(0x2, DCR);
 128
 129         /* set gpio configuration pin for SUBLCD_RST(MP0_2[1]) and SUBLCD_ON(MP0_2[0] */
 130         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET)) & 0xffffff00,
 131                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET));
 132         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET)) | 0x00000011,
 133                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET));
 134
 135         /* set gpio configuration pin for SUB_LCD_ON and then to LOW */
 136         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET)) & 0xFFFFFFF0,
 137                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET));
 138         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET)) | 0x00000001,
 139                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET));
 140         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET+4)) & 0xfe,
 141                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_2_OFFSET+S5PC1XX_GPIO_DAT_OFFSET));
 142
 143         /* set gpio configuration pin for DISPLAY_CS, DISPLAY_CLK, DISPLSY_SI and LCD_ID */
 144         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET)) & 0xFFFFFF0F,
 145                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET));
 146         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET)) | 0x00000010,
 147                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_1_OFFSET));
 148         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_4_OFFSET)) & 0xFFFF000F,
 149                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_4_OFFSET));
 150         writel(readl(S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_4_OFFSET)) | 0x00001110,
 151                 S5PC110_GPIO_BASE(S5PC110_GPIO_MP0_4_OFFSET));
 152
 153         return;
 154 }
 155
 156 static void s5pc_fimd_set_par(unsigned int win_id)
 157 {
 158         unsigned int cfg = 0;
 159
 160         /* set window control */
 161         cfg = readl(ctrl_base + S5P_WINCON(win_id));
 162
 163         cfg &= ~(S5P_WINCON_BITSWP_ENABLE | S5P_WINCON_BYTESWP_ENABLE | \
 164                 S5P_WINCON_HAWSWP_ENABLE | S5P_WINCON_WSWP_ENABLE | \
 165                 S5P_WINCON_BURSTLEN_MASK | S5P_WINCON_BPPMODE_MASK | \
 166                 S5P_WINCON_INRGB_MASK | S5P_WINCON_DATAPATH_MASK);
 167
 168         /* DATAPATH is DMA */
 169         cfg |= S5P_WINCON_DATAPATH_DMA;
 170
 171         /* bpp is 32 */
 172         cfg |= S5P_WINCON_WSWP_ENABLE;
 173
 174         /* dma burst is 16 */
 175         cfg |= S5P_WINCON_BURSTLEN_16WORD;
 176
 177         /* pixel format is unpacked RGB888 */
 178         cfg |= S5P_WINCON_BPPMODE_24BPP_888;
 179
 180         writel(cfg, ctrl_base + S5P_WINCON(win_id));
 181         udebug("wincon%d = %x\n", win_id, cfg);
 182
 183         /* set window position to x=0, y=0*/
 184         cfg = S5P_VIDOSD_LEFT_X(0) | S5P_VIDOSD_TOP_Y(0);
 185         writel(cfg, ctrl_base + S5P_VIDOSD_A(win_id));
 186         udebug("window postion left,top = %x\n", cfg);
 187
 188         cfg = S5P_VIDOSD_RIGHT_X(pvid->vl_col - 1) |
 189                 S5P_VIDOSD_BOTTOM_Y(pvid->vl_row - 1);
 190         writel(cfg, ctrl_base + S5P_VIDOSD_B(win_id));
 191         udebug("window postion right,bottom= %x\n", cfg);
 192
 193         /* set window size for window0*/
 194         cfg = S5P_VIDOSD_SIZE(pvid->vl_col * pvid->vl_row);
 195         writel(cfg, ctrl_base + S5P_VIDOSD_C(win_id));
 196         udebug("vidosd_c%d= %x\n", win_id, cfg);
 197
 198         return;
 199 }
 200
 201 static void s5pc_fimd_set_buffer_address(unsigned int win_id)
 202 {
 203         unsigned long start_addr, end_addr;
 204
 205         start_addr = (unsigned long)lcd_base_addr;
 206         end_addr = start_addr + ((pvid->vl_col * (pvid->vl_bpix / 8))
 207                 * pvid->vl_row);
 208
 209         writel(start_addr, ctrl_base + S5P_VIDADDR_START0(win_id));
 210         writel(end_addr, ctrl_base + S5P_VIDADDR_END0(win_id));
 211
 212         udebug("start addr = %x, end addr = %x\n", start_addr, end_addr);
 213
 214         return;
 215 }
 216
 217 static void s5pc_fimd_set_clock(void)
 218 {
 219         unsigned int cfg = 0, div = 0, mpll_ratio = 0;
 220         unsigned long pixel_clock, src_clock, max_clock;
 221
 222         max_clock = 66 * 1000000;
 223
 224         pixel_clock = S5P_VFRAME_FREQ * (pvid->vl_hpw + pvid->vl_blw +
 225                 pvid->vl_elw + pvid->vl_width) * (pvid->vl_vpw +
 226                     pvid->vl_bfw + pvid->vl_efw + pvid->vl_height);
 227
 228         src_clock = get_pll_clk(MPLL);
 229
 230         cfg = readl(ctrl_base + S5P_VIDCON0);
 231         cfg &= ~(S5P_VIDCON0_CLKSEL_MASK | S5P_VIDCON0_CLKVALUP_MASK | \
 232                 S5P_VIDCON0_VCLKEN_MASK | S5P_VIDCON0_CLKDIR_MASK);
 233         cfg |= (S5P_VIDCON0_CLKSEL_HCLK | S5P_VIDCON0_CLKVALUP_ALWAYS | \
 234                 S5P_VIDCON0_VCLKEN_NORMAL | S5P_VIDCON0_CLKDIR_DIVIDED);
 235
 236         if (pixel_clock > max_clock)
 237                 pixel_clock = max_clock;
 238
 239         /* get mpll ratio */
 240         mpll_ratio = (readl(CLK_DIV0) & 0xf0000) >> 16;
 241
 242         /*
 243          * It can get source clock speed as (mpll / mpll_ratio)
 244          * because lcd controller uses hclk_dsys.
 245          * mpll is a parent of hclk_dsys.
 246          */
 247         div = (unsigned int)((src_clock / (mpll_ratio + 1)) / pixel_clock);
 248         cfg |= S5P_VIDCON0_CLKVAL_F(div - 1);
 249         writel(cfg, ctrl_base + S5P_VIDCON0);
 250
 251         udebug("mpll_ratio = %d, src_clock = %d, pixel_clock = %d, div = %d\n",
 252                 mpll_ratio, src_clock, pixel_clock, div);
 253
 254         return;
 255 }
 256
 257 static s5pc_fimd_lcd_on(unsigned int win_id)
 258 {
 259         int cfg = 0;
 260
 261         /* display on */
 262         cfg = readl(ctrl_base + S5P_VIDCON0);
 263         cfg |= (S5P_VIDCON0_ENVID_ENABLE | S5P_VIDCON0_ENVID_F_ENABLE);
 264         writel(cfg, ctrl_base + S5P_VIDCON0);
 265         udebug("vidcon0 = %x\n", cfg);
 266
 267         /* enable window */
 268         cfg = readl(ctrl_base + S5P_WINCON(win_id));
 269         cfg |= S5P_WINCON_ENWIN_ENABLE;
 270         writel(cfg, ctrl_base + S5P_WINCON(win_id));
 271         udebug("wincon%d=%x\n", win_id, cfg);
 272 }
 273
 274 void s5pc_fimd_lcd_init(vidinfo_t *vid)
 275 {
 276         unsigned int cfg = 0, rgb_mode, win_id = 0;
 277
 278         /* store panel info to global variable */
 279         pvid = vid;
 280
 281         /* select register base according to cpu type */
 282         ctrl_base = S5PC110_LCRB;
 283
 284         /* set output to RGB */
 285         rgb_mode = MODE_BGR_P;
 286         cfg = readl(ctrl_base + S5P_VIDCON0);
 287         cfg &= ~S5P_VIDCON0_VIDOUT_MASK;
 288
 289         /* clock source is HCLK */
 290         cfg |= 0 << 2;
 291
 292         cfg |= S5P_VIDCON0_VIDOUT_RGB;
 293         writel(cfg, ctrl_base + S5P_VIDCON0);
 294
 295         /* set display mode */
 296         cfg = readl(ctrl_base + S5P_VIDCON0);
 297         cfg &= ~S5P_VIDCON0_PNRMODE_MASK;
 298         cfg |= (rgb_mode << S5P_VIDCON0_PNRMODE_SHIFT);
 299         writel(cfg, ctrl_base + S5P_VIDCON0);
 300
 301         /* set polarity */
 302         cfg = 0;
 303         cfg |= S5P_VIDCON1_IVDEN_INVERT | S5P_VIDCON1_IVCLK_RISING_EDGE;
 304         writel(cfg, ctrl_base + S5P_VIDCON1);
 305
 306         /* set timing */
 307         cfg = 0;
 308         cfg |= S5P_VIDTCON0_VBPD(pvid->vl_bfw - 1);
 309         cfg |= S5P_VIDTCON0_VFPD(pvid->vl_efw - 1);
 310         cfg |= S5P_VIDTCON0_VSPW(pvid->vl_vpw - 1);
 311         writel(cfg, ctrl_base + S5P_VIDTCON0);
 312         udebug("vidtcon0 = %x\n", cfg);
 313
 314         cfg = 0;
 315         cfg |= S5P_VIDTCON1_HBPD(pvid->vl_blw - 1);
 316         cfg |= S5P_VIDTCON1_HFPD(pvid->vl_elw - 1);
 317         cfg |= S5P_VIDTCON1_HSPW(pvid->vl_hpw - 1);
 318
 319         writel(cfg, ctrl_base + S5P_VIDTCON1);
 320         udebug("vidtcon1 = %x\n", cfg);
 321
 322         /* set lcd size */
 323         cfg = 0;
 324         cfg |= S5P_VIDTCON2_HOZVAL(pvid->vl_col - 1);
 325         cfg |= S5P_VIDTCON2_LINEVAL(pvid->vl_row - 1);
 326
 327         writel(cfg, ctrl_base + S5P_VIDTCON2);
 328         udebug("vidtcon2 = %x\n", cfg);
 329
 330         /* set par */
 331         s5pc_fimd_set_par(win_id);
 332
 333         /* set memory address */
 334         s5pc_fimd_set_buffer_address(win_id);
 335
 336         /* set buffer size */
 337         cfg = S5P_VIDADDR_PAGEWIDTH(pvid->vl_col * pvid->vl_bpix / 8);
 338         writel(cfg, ctrl_base + S5P_VIDADDR_SIZE(win_id));
 339         udebug("vidaddr_pagewidth = %d\n", cfg);
 340
 341         /* set clock */
 342         s5pc_fimd_set_clock();
 343
 344         /* display on */
 345         s5pc_fimd_lcd_on(win_id);
 346
 347         udebug("lcd controller init completed.\n");
 348
 349         return;
 350 }
 351
 352 ulong s5pc_fimd_calc_fbsize(void)
 353 {
 354         return (pvid->vl_col * pvid->vl_row * (pvid->vl_bpix / 8));
 355 }