drivers/video/mxsfb.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Freescale i.MX23/i.MX28 LCDIF driver
   4  *
   5  * Copyright (C) 2011-2013 Marek Vasut <marex@denx.de>
   6  */
   7 #include <common.h>
   8 #include <clk.h>
   9 #include <dm.h>
  10 #include <env.h>
  11 #include <log.h>
  12 #include <asm/cache.h>
  13 #include <dm/device_compat.h>
  14 #include <linux/delay.h>
  15 #include <linux/errno.h>
  16 #include <malloc.h>
  17 #include <video.h>
  18
  19 #include <asm/arch/clock.h>
  20 #include <asm/arch/imx-regs.h>
  21 #include <asm/arch/sys_proto.h>
  22 #include <asm/global_data.h>
  23 #include <asm/mach-imx/dma.h>
  24 #include <asm/io.h>
  25
  26 #include "videomodes.h"
  27
  28 #define PS2KHZ(ps)      (1000000000UL / (ps))
  29 #define HZ2PS(hz)       (1000000000UL / ((hz) / 1000))
  30
  31 #define BITS_PP         18
  32 #define BYTES_PP        4
  33
  34 struct mxs_dma_desc desc;
  35
  36 /**
  37  * mxsfb_system_setup() - Fine-tune LCDIF configuration
  38  *
  39  * This function is used to adjust the LCDIF configuration. This is usually
  40  * needed when driving the controller in System-Mode to operate an 8080 or
  41  * 6800 connected SmartLCD.
  42  */
  43 __weak void mxsfb_system_setup(void)
  44 {
  45 }
  46
  47 /*
  48  * ARIES M28EVK:
  49  * setenv videomode
  50  * video=ctfb:x:800,y:480,depth:18,mode:0,pclk:30066,
  51  *       le:0,ri:256,up:0,lo:45,hs:1,vs:1,sync:100663296,vmode:0
  52  *
  53  * Freescale mx23evk/mx28evk with a Seiko 4.3'' WVGA panel:
  54  * setenv videomode
  55  * video=ctfb:x:800,y:480,depth:24,mode:0,pclk:29851,
  56  *       le:89,ri:164,up:23,lo:10,hs:10,vs:10,sync:0,vmode:0
  57  */
  58
  59 static void mxs_lcd_init(struct udevice *dev, u32 fb_addr,
  60                          struct display_timing *timings, int bpp)
  61 {
  62         struct mxs_lcdif_regs *regs = (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  63         const enum display_flags flags = timings->flags;
  64         uint32_t word_len = 0, bus_width = 0;
  65         uint8_t valid_data = 0;
  66         uint32_t vdctrl0;
  67
  68 #if CONFIG_IS_ENABLED(CLK)
  69         struct clk clk;
  70         int ret;
  71
  72         ret = clk_get_by_name(dev, "pix", &clk);
  73         if (ret) {
  74                 dev_err(dev, "Failed to get mxs pix clk: %d\n", ret);
  75                 return;
  76         }
  77
  78         ret = clk_set_rate(&clk, timings->pixelclock.typ);
  79         if (ret < 0) {
  80                 dev_err(dev, "Failed to set mxs pix clk: %d\n", ret);
  81                 return;
  82         }
  83
  84         ret = clk_enable(&clk);
  85         if (ret < 0) {
  86                 dev_err(dev, "Failed to enable mxs pix clk: %d\n", ret);
  87                 return;
  88         }
  89
  90         ret = clk_get_by_name(dev, "axi", &clk);
  91         if (ret < 0) {
  92                 debug("%s: Failed to get mxs axi clk: %d\n", __func__, ret);
  93         } else {
  94                 ret = clk_enable(&clk);
  95                 if (ret < 0) {
  96                         dev_err(dev, "Failed to enable mxs axi clk: %d\n", ret);
  97                         return;
  98                 }
  99         }
 100
 101         ret = clk_get_by_name(dev, "disp_axi", &clk);
 102         if (ret < 0) {
 103                 debug("%s: Failed to get mxs disp_axi clk: %d\n", __func__, ret);
 104         } else {
 105                 ret = clk_enable(&clk);
 106                 if (ret < 0) {
 107                         dev_err(dev, "Failed to enable mxs disp_axi clk: %d\n", ret);
 108                         return;
 109                 }
 110         }
 111 #else
 112         /* Kick in the LCDIF clock */
 113         mxs_set_lcdclk(MXS_LCDIF_BASE, timings->pixelclock.typ / 1000);
 114 #endif
 115
 116         /* Restart the LCDIF block */
 117         mxs_reset_block(&regs->hw_lcdif_ctrl_reg);
 118
 119         switch (bpp) {
 120         case 24:
 121                 word_len = LCDIF_CTRL_WORD_LENGTH_24BIT;
 122                 bus_width = LCDIF_CTRL_LCD_DATABUS_WIDTH_24BIT;
 123                 valid_data = 0x7;
 124                 break;
 125         case 18:
 126                 word_len = LCDIF_CTRL_WORD_LENGTH_24BIT;
 127                 bus_width = LCDIF_CTRL_LCD_DATABUS_WIDTH_18BIT;
 128                 valid_data = 0x7;
 129                 break;
 130         case 16:
 131                 word_len = LCDIF_CTRL_WORD_LENGTH_16BIT;
 132                 bus_width = LCDIF_CTRL_LCD_DATABUS_WIDTH_16BIT;
 133                 valid_data = 0xf;
 134                 break;
 135         case 8:
 136                 word_len = LCDIF_CTRL_WORD_LENGTH_8BIT;
 137                 bus_width = LCDIF_CTRL_LCD_DATABUS_WIDTH_8BIT;
 138                 valid_data = 0xf;
 139                 break;
 140         }
 141
 142         writel(bus_width | word_len | LCDIF_CTRL_DOTCLK_MODE |
 143                 LCDIF_CTRL_BYPASS_COUNT | LCDIF_CTRL_LCDIF_MASTER,
 144                 &regs->hw_lcdif_ctrl);
 145
 146         writel(valid_data << LCDIF_CTRL1_BYTE_PACKING_FORMAT_OFFSET,
 147                 &regs->hw_lcdif_ctrl1);
 148
 149         mxsfb_system_setup();
 150
 151         writel((timings->vactive.typ << LCDIF_TRANSFER_COUNT_V_COUNT_OFFSET) |
 152                 timings->hactive.typ, &regs->hw_lcdif_transfer_count);
 153
 154         vdctrl0 = LCDIF_VDCTRL0_ENABLE_PRESENT | LCDIF_VDCTRL0_ENABLE_POL |
 155                   LCDIF_VDCTRL0_VSYNC_PERIOD_UNIT |
 156                   LCDIF_VDCTRL0_VSYNC_PULSE_WIDTH_UNIT |
 157                   timings->vsync_len.typ;
 158
 159         if(flags & DISPLAY_FLAGS_HSYNC_HIGH)
 160                 vdctrl0 |= LCDIF_VDCTRL0_HSYNC_POL;
 161         if(flags & DISPLAY_FLAGS_VSYNC_HIGH)
 162                 vdctrl0 |= LCDIF_VDCTRL0_VSYNC_POL;
 163         if(flags & DISPLAY_FLAGS_PIXDATA_NEGEDGE)
 164                 vdctrl0 |= LCDIF_VDCTRL0_DOTCLK_POL;
 165         if(flags & DISPLAY_FLAGS_DE_HIGH)
 166                 vdctrl0 |= LCDIF_VDCTRL0_ENABLE_POL;
 167
 168         writel(vdctrl0, &regs->hw_lcdif_vdctrl0);
 169         writel(timings->vback_porch.typ + timings->vfront_porch.typ +
 170                 timings->vsync_len.typ + timings->vactive.typ,
 171                 &regs->hw_lcdif_vdctrl1);
 172         writel((timings->hsync_len.typ << LCDIF_VDCTRL2_HSYNC_PULSE_WIDTH_OFFSET) |
 173                 (timings->hback_porch.typ + timings->hfront_porch.typ +
 174                 timings->hsync_len.typ + timings->hactive.typ),
 175                 &regs->hw_lcdif_vdctrl2);
 176         writel(((timings->hback_porch.typ + timings->hsync_len.typ) <<
 177                 LCDIF_VDCTRL3_HORIZONTAL_WAIT_CNT_OFFSET) |
 178                 (timings->vback_porch.typ + timings->vsync_len.typ),
 179                 &regs->hw_lcdif_vdctrl3);
 180         writel((0 << LCDIF_VDCTRL4_DOTCLK_DLY_SEL_OFFSET) | timings->hactive.typ,
 181                 &regs->hw_lcdif_vdctrl4);
 182
 183         writel(fb_addr, &regs->hw_lcdif_cur_buf);
 184         writel(fb_addr, &regs->hw_lcdif_next_buf);
 185
 186         /* Flush FIFO first */
 187         writel(LCDIF_CTRL1_FIFO_CLEAR, &regs->hw_lcdif_ctrl1_set);
 188
 189 #ifndef CONFIG_VIDEO_MXS_MODE_SYSTEM
 190         /* Sync signals ON */
 191         setbits_le32(&regs->hw_lcdif_vdctrl4, LCDIF_VDCTRL4_SYNC_SIGNALS_ON);
 192 #endif
 193
 194         /* FIFO cleared */
 195         writel(LCDIF_CTRL1_FIFO_CLEAR, &regs->hw_lcdif_ctrl1_clr);
 196
 197         /* RUN! */
 198         writel(LCDIF_CTRL_RUN, &regs->hw_lcdif_ctrl_set);
 199 }
 200
 201 static int mxs_probe_common(struct udevice *dev, struct display_timing *timings,
 202                             int bpp, u32 fb)
 203 {
 204         /* Start framebuffer */
 205         mxs_lcd_init(dev, fb, timings, bpp);
 206
 207 #ifdef CONFIG_VIDEO_MXS_MODE_SYSTEM
 208         /*
 209          * If the LCD runs in system mode, the LCD refresh has to be triggered
 210          * manually by setting the RUN bit in HW_LCDIF_CTRL register. To avoid
 211          * having to set this bit manually after every single change in the
 212          * framebuffer memory, we set up specially crafted circular DMA, which
 213          * sets the RUN bit, then waits until it gets cleared and repeats this
 214          * infinitelly. This way, we get smooth continuous updates of the LCD.
 215          */
 216         struct mxs_lcdif_regs *regs = (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
 217
 218         memset(&desc, 0, sizeof(struct mxs_dma_desc));
 219         desc.address = (dma_addr_t)&desc;
 220         desc.cmd.data = MXS_DMA_DESC_COMMAND_NO_DMAXFER | MXS_DMA_DESC_CHAIN |
 221                         MXS_DMA_DESC_WAIT4END |
 222                         (1 << MXS_DMA_DESC_PIO_WORDS_OFFSET);
 223         desc.cmd.pio_words[0] = readl(&regs->hw_lcdif_ctrl) | LCDIF_CTRL_RUN;
 224         desc.cmd.next = (uint32_t)&desc.cmd;
 225
 226         /* Execute the DMA chain. */
 227         mxs_dma_circ_start(MXS_DMA_CHANNEL_AHB_APBH_LCDIF, &desc);
 228 #endif
 229
 230         return 0;
 231 }
 232
 233 static int mxs_remove_common(u32 fb)
 234 {
 235         struct mxs_lcdif_regs *regs = (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
 236         int timeout = 1000000;
 237
 238         if (!fb)
 239                 return -EINVAL;
 240
 241         writel(fb, &regs->hw_lcdif_cur_buf_reg);
 242         writel(fb, &regs->hw_lcdif_next_buf_reg);
 243         writel(LCDIF_CTRL1_VSYNC_EDGE_IRQ, &regs->hw_lcdif_ctrl1_clr);
 244         while (--timeout) {
 245                 if (readl(&regs->hw_lcdif_ctrl1_reg) &
 246                     LCDIF_CTRL1_VSYNC_EDGE_IRQ)
 247                         break;
 248                 udelay(1);
 249         }
 250         mxs_reset_block((struct mxs_register_32 *)&regs->hw_lcdif_ctrl_reg);
 251
 252         return 0;
 253 }
 254
 255 static int mxs_of_get_timings(struct udevice *dev,
 256                               struct display_timing *timings,
 257                               u32 *bpp)
 258 {
 259         int ret = 0;
 260         u32 display_phandle;
 261         ofnode display_node;
 262
 263         ret = ofnode_read_u32(dev_ofnode(dev), "display", &display_phandle);
 264         if (ret) {
 265                 dev_err(dev, "required display property isn't provided\n");
 266                 return -EINVAL;
 267         }
 268
 269         display_node = ofnode_get_by_phandle(display_phandle);
 270         if (!ofnode_valid(display_node)) {
 271                 dev_err(dev, "failed to find display subnode\n");
 272                 return -EINVAL;
 273         }
 274
 275         ret = ofnode_read_u32(display_node, "bits-per-pixel", bpp);
 276         if (ret) {
 277                 dev_err(dev,
 278                         "required bits-per-pixel property isn't provided\n");
 279                 return -EINVAL;
 280         }
 281
 282         ret = ofnode_decode_display_timing(display_node, 0, timings);
 283         if (ret) {
 284                 dev_err(dev, "failed to get any display timings\n");
 285                 return -EINVAL;
 286         }
 287
 288         return ret;
 289 }
 290
 291 static int mxs_video_probe(struct udevice *dev)
 292 {
 293         struct video_uc_plat *plat = dev_get_uclass_plat(dev);
 294         struct video_priv *uc_priv = dev_get_uclass_priv(dev);
 295
 296         struct display_timing timings;
 297         u32 bpp = 0;
 298         u32 fb_start, fb_end;
 299         int ret;
 300
 301         debug("%s() plat: base 0x%lx, size 0x%x\n",
 302                __func__, plat->base, plat->size);
 303
 304         ret = mxs_of_get_timings(dev, &timings, &bpp);
 305         if (ret)
 306                 return ret;
 307
 308         ret = mxs_probe_common(dev, &timings, bpp, plat->base);
 309         if (ret)
 310                 return ret;
 311
 312         switch (bpp) {
 313         case 32:
 314         case 24:
 315         case 18:
 316                 uc_priv->bpix = VIDEO_BPP32;
 317                 break;
 318         case 16:
 319                 uc_priv->bpix = VIDEO_BPP16;
 320                 break;
 321         case 8:
 322                 uc_priv->bpix = VIDEO_BPP8;
 323                 break;
 324         default:
 325                 dev_err(dev, "invalid bpp specified (bpp = %i)\n", bpp);
 326                 return -EINVAL;
 327         }
 328
 329         uc_priv->xsize = timings.hactive.typ;
 330         uc_priv->ysize = timings.vactive.typ;
 331
 332         /* Enable dcache for the frame buffer */
 333         fb_start = plat->base & ~(MMU_SECTION_SIZE - 1);
 334         fb_end = plat->base + plat->size;
 335         fb_end = ALIGN(fb_end, 1 << MMU_SECTION_SHIFT);
 336         mmu_set_region_dcache_behaviour(fb_start, fb_end - fb_start,
 337                                         DCACHE_WRITEBACK);
 338         video_set_flush_dcache(dev, true);
 339         gd->fb_base = plat->base;
 340
 341         return ret;
 342 }
 343
 344 static int mxs_video_bind(struct udevice *dev)
 345 {
 346         struct video_uc_plat *plat = dev_get_uclass_plat(dev);
 347         struct display_timing timings;
 348         u32 bpp = 0;
 349         u32 bytes_pp = 0;
 350         int ret;
 351
 352         ret = mxs_of_get_timings(dev, &timings, &bpp);
 353         if (ret)
 354                 return ret;
 355
 356         switch (bpp) {
 357         case 32:
 358         case 24:
 359         case 18:
 360                 bytes_pp = 4;
 361                 break;
 362         case 16:
 363                 bytes_pp = 2;
 364                 break;
 365         case 8:
 366                 bytes_pp = 1;
 367                 break;
 368         default:
 369                 dev_err(dev, "invalid bpp specified (bpp = %i)\n", bpp);
 370                 return -EINVAL;
 371         }
 372
 373         plat->size = timings.hactive.typ * timings.vactive.typ * bytes_pp;
 374
 375         return 0;
 376 }
 377
 378 static int mxs_video_remove(struct udevice *dev)
 379 {
 380         struct video_uc_plat *plat = dev_get_uclass_plat(dev);
 381
 382         mxs_remove_common(plat->base);
 383
 384         return 0;
 385 }
 386
 387 static const struct udevice_id mxs_video_ids[] = {
 388         { .compatible = "fsl,imx23-lcdif" },
 389         { .compatible = "fsl,imx28-lcdif" },
 390         { .compatible = "fsl,imx7ulp-lcdif" },
 391         { .compatible = "fsl,imxrt-lcdif" },
 392         { /* sentinel */ }
 393 };
 394
 395 U_BOOT_DRIVER(mxs_video) = {
 396         .name   = "mxs_video",
 397         .id     = UCLASS_VIDEO,
 398         .of_match = mxs_video_ids,
 399         .bind   = mxs_video_bind,
 400         .probe  = mxs_video_probe,
 401         .remove = mxs_video_remove,
 402         .flags  = DM_FLAG_PRE_RELOC | DM_FLAG_OS_PREPARE,
 403 };