drivers/usb/mtu3/mtu3_core.c

   1 // SPDX-License-Identifier: GPL-2.0
   2 /*
   3  * mtu3_core.c - hardware access layer and gadget init/exit of
   4  *                     MediaTek usb3 Dual-Role Controller Driver
   5  *
   6  * Copyright (C) 2016 MediaTek Inc.
   7  *
   8  * Author: Chunfeng Yun <chunfeng.yun@mediatek.com>
   9  */
  10
  11 #include <linux/dma-mapping.h>
  12 #include <linux/kernel.h>
  13 #include <linux/module.h>
  14 #include <linux/of_address.h>
  15 #include <linux/of_irq.h>
  16 #include <linux/platform_device.h>
  17
  18 #include "mtu3.h"
  19 #include "mtu3_dr.h"
  20 #include "mtu3_debug.h"
  21 #include "mtu3_trace.h"
  22
  23 static int ep_fifo_alloc(struct mtu3_ep *mep, u32 seg_size)
  24 {
  25         struct mtu3_fifo_info *fifo = mep->fifo;
  26         u32 num_bits = DIV_ROUND_UP(seg_size, MTU3_EP_FIFO_UNIT);
  27         u32 start_bit;
  28
  29         /* ensure that @mep->fifo_seg_size is power of two */
  30         num_bits = roundup_pow_of_two(num_bits);
  31         if (num_bits > fifo->limit)
  32                 return -EINVAL;
  33
  34         mep->fifo_seg_size = num_bits * MTU3_EP_FIFO_UNIT;
  35         num_bits = num_bits * (mep->slot + 1);
  36         start_bit = bitmap_find_next_zero_area(fifo->bitmap,
  37                         fifo->limit, 0, num_bits, 0);
  38         if (start_bit >= fifo->limit)
  39                 return -EOVERFLOW;
  40
  41         bitmap_set(fifo->bitmap, start_bit, num_bits);
  42         mep->fifo_size = num_bits * MTU3_EP_FIFO_UNIT;
  43         mep->fifo_addr = fifo->base + MTU3_EP_FIFO_UNIT * start_bit;
  44
  45         dev_dbg(mep->mtu->dev, "%s fifo:%#x/%#x, start_bit: %d\n",
  46                 __func__, mep->fifo_seg_size, mep->fifo_size, start_bit);
  47
  48         return mep->fifo_addr;
  49 }
  50
  51 static void ep_fifo_free(struct mtu3_ep *mep)
  52 {
  53         struct mtu3_fifo_info *fifo = mep->fifo;
  54         u32 addr = mep->fifo_addr;
  55         u32 bits = mep->fifo_size / MTU3_EP_FIFO_UNIT;
  56         u32 start_bit;
  57
  58         if (unlikely(addr < fifo->base || bits > fifo->limit))
  59                 return;
  60
  61         start_bit = (addr - fifo->base) / MTU3_EP_FIFO_UNIT;
  62         bitmap_clear(fifo->bitmap, start_bit, bits);
  63         mep->fifo_size = 0;
  64         mep->fifo_seg_size = 0;
  65
  66         dev_dbg(mep->mtu->dev, "%s size:%#x/%#x, start_bit: %d\n",
  67                 __func__, mep->fifo_seg_size, mep->fifo_size, start_bit);
  68 }
  69
  70 /* enable/disable U3D SS function */
  71 static inline void mtu3_ss_func_set(struct mtu3 *mtu, bool enable)
  72 {
  73         /* If usb3_en==0, LTSSM will go to SS.Disable state */
  74         if (enable)
  75                 mtu3_setbits(mtu->mac_base, U3D_USB3_CONFIG, USB3_EN);
  76         else
  77                 mtu3_clrbits(mtu->mac_base, U3D_USB3_CONFIG, USB3_EN);
  78
  79         dev_dbg(mtu->dev, "USB3_EN = %d\n", !!enable);
  80 }
  81
  82 /* set/clear U3D HS device soft connect */
  83 static inline void mtu3_hs_softconn_set(struct mtu3 *mtu, bool enable)
  84 {
  85         if (enable) {
  86                 mtu3_setbits(mtu->mac_base, U3D_POWER_MANAGEMENT,
  87                         SOFT_CONN | SUSPENDM_ENABLE);
  88         } else {
  89                 mtu3_clrbits(mtu->mac_base, U3D_POWER_MANAGEMENT,
  90                         SOFT_CONN | SUSPENDM_ENABLE);
  91         }
  92         dev_dbg(mtu->dev, "SOFTCONN = %d\n", !!enable);
  93 }
  94
  95 /* only port0 of U2/U3 supports device mode */
  96 static int mtu3_device_enable(struct mtu3 *mtu)
  97 {
  98         void __iomem *ibase = mtu->ippc_base;
  99         u32 check_clk = 0;
 100
 101         mtu3_clrbits(ibase, U3D_SSUSB_IP_PW_CTRL2, SSUSB_IP_DEV_PDN);
 102
 103         if (mtu->is_u3_ip) {
 104                 check_clk = SSUSB_U3_MAC_RST_B_STS;
 105                 mtu3_clrbits(ibase, SSUSB_U3_CTRL(0),
 106                         (SSUSB_U3_PORT_DIS | SSUSB_U3_PORT_PDN |
 107                         SSUSB_U3_PORT_HOST_SEL));
 108         }
 109         mtu3_clrbits(ibase, SSUSB_U2_CTRL(0),
 110                 (SSUSB_U2_PORT_DIS | SSUSB_U2_PORT_PDN |
 111                 SSUSB_U2_PORT_HOST_SEL));
 112
 113         if (mtu->ssusb->dr_mode == USB_DR_MODE_OTG) {
 114                 mtu3_setbits(ibase, SSUSB_U2_CTRL(0), SSUSB_U2_PORT_OTG_SEL);
 115                 if (mtu->is_u3_ip)
 116                         mtu3_setbits(ibase, SSUSB_U3_CTRL(0),
 117                                      SSUSB_U3_PORT_DUAL_MODE);
 118         }
 119
 120         return ssusb_check_clocks(mtu->ssusb, check_clk);
 121 }
 122
 123 static void mtu3_device_disable(struct mtu3 *mtu)
 124 {
 125         void __iomem *ibase = mtu->ippc_base;
 126
 127         if (mtu->is_u3_ip)
 128                 mtu3_setbits(ibase, SSUSB_U3_CTRL(0),
 129                         (SSUSB_U3_PORT_DIS | SSUSB_U3_PORT_PDN));
 130
 131         mtu3_setbits(ibase, SSUSB_U2_CTRL(0),
 132                 SSUSB_U2_PORT_DIS | SSUSB_U2_PORT_PDN);
 133
 134         if (mtu->ssusb->dr_mode == USB_DR_MODE_OTG)
 135                 mtu3_clrbits(ibase, SSUSB_U2_CTRL(0), SSUSB_U2_PORT_OTG_SEL);
 136
 137         mtu3_setbits(ibase, U3D_SSUSB_IP_PW_CTRL2, SSUSB_IP_DEV_PDN);
 138 }
 139
 140 /* reset U3D's device module. */
 141 static void mtu3_device_reset(struct mtu3 *mtu)
 142 {
 143         void __iomem *ibase = mtu->ippc_base;
 144
 145         mtu3_setbits(ibase, U3D_SSUSB_DEV_RST_CTRL, SSUSB_DEV_SW_RST);
 146         udelay(1);
 147         mtu3_clrbits(ibase, U3D_SSUSB_DEV_RST_CTRL, SSUSB_DEV_SW_RST);
 148 }
 149
 150 static void mtu3_intr_status_clear(struct mtu3 *mtu)
 151 {
 152         void __iomem *mbase = mtu->mac_base;
 153
 154         /* Clear EP0 and Tx/Rx EPn interrupts status */
 155         mtu3_writel(mbase, U3D_EPISR, ~0x0);
 156         /* Clear U2 USB common interrupts status */
 157         mtu3_writel(mbase, U3D_COMMON_USB_INTR, ~0x0);
 158         /* Clear U3 LTSSM interrupts status */
 159         mtu3_writel(mbase, U3D_LTSSM_INTR, ~0x0);
 160         /* Clear speed change interrupt status */
 161         mtu3_writel(mbase, U3D_DEV_LINK_INTR, ~0x0);
 162         /* Clear QMU interrupt status */
 163         mtu3_writel(mbase, U3D_QISAR0, ~0x0);
 164 }
 165
 166 /* disable all interrupts */
 167 static void mtu3_intr_disable(struct mtu3 *mtu)
 168 {
 169         /* Disable level 1 interrupts */
 170         mtu3_writel(mtu->mac_base, U3D_LV1IECR, ~0x0);
 171         /* Disable endpoint interrupts */
 172         mtu3_writel(mtu->mac_base, U3D_EPIECR, ~0x0);
 173         mtu3_intr_status_clear(mtu);
 174 }
 175
 176 /* enable system global interrupt */
 177 static void mtu3_intr_enable(struct mtu3 *mtu)
 178 {
 179         void __iomem *mbase = mtu->mac_base;
 180         u32 value;
 181
 182         /*Enable level 1 interrupts (BMU, QMU, MAC3, DMA, MAC2, EPCTL) */
 183         value = BMU_INTR | QMU_INTR | MAC3_INTR | MAC2_INTR | EP_CTRL_INTR;
 184         mtu3_writel(mbase, U3D_LV1IESR, value);
 185
 186         /* Enable U2 common USB interrupts */
 187         value = SUSPEND_INTR | RESUME_INTR | RESET_INTR;
 188         mtu3_writel(mbase, U3D_COMMON_USB_INTR_ENABLE, value);
 189
 190         if (mtu->is_u3_ip) {
 191                 /* Enable U3 LTSSM interrupts */
 192                 value = HOT_RST_INTR | WARM_RST_INTR |
 193                         ENTER_U3_INTR | EXIT_U3_INTR;
 194                 mtu3_writel(mbase, U3D_LTSSM_INTR_ENABLE, value);
 195         }
 196
 197         /* Enable QMU interrupts. */
 198         value = TXQ_CSERR_INT | TXQ_LENERR_INT | RXQ_CSERR_INT |
 199                         RXQ_LENERR_INT | RXQ_ZLPERR_INT;
 200         mtu3_writel(mbase, U3D_QIESR1, value);
 201
 202         /* Enable speed change interrupt */
 203         mtu3_writel(mbase, U3D_DEV_LINK_INTR_ENABLE, SSUSB_DEV_SPEED_CHG_INTR);
 204 }
 205
 206 void mtu3_set_speed(struct mtu3 *mtu, enum usb_device_speed speed)
 207 {
 208         void __iomem *mbase = mtu->mac_base;
 209
 210         if (speed > mtu->max_speed)
 211                 speed = mtu->max_speed;
 212
 213         switch (speed) {
 214         case USB_SPEED_FULL:
 215                 /* disable U3 SS function */
 216                 mtu3_clrbits(mbase, U3D_USB3_CONFIG, USB3_EN);
 217                 /* disable HS function */
 218                 mtu3_clrbits(mbase, U3D_POWER_MANAGEMENT, HS_ENABLE);
 219                 break;
 220         case USB_SPEED_HIGH:
 221                 mtu3_clrbits(mbase, U3D_USB3_CONFIG, USB3_EN);
 222                 /* HS/FS detected by HW */
 223                 mtu3_setbits(mbase, U3D_POWER_MANAGEMENT, HS_ENABLE);
 224                 break;
 225         case USB_SPEED_SUPER:
 226                 mtu3_clrbits(mtu->ippc_base, SSUSB_U3_CTRL(0),
 227                              SSUSB_U3_PORT_SSP_SPEED);
 228                 break;
 229         case USB_SPEED_SUPER_PLUS:
 230                         mtu3_setbits(mtu->ippc_base, SSUSB_U3_CTRL(0),
 231                              SSUSB_U3_PORT_SSP_SPEED);
 232                 break;
 233         default:
 234                 dev_err(mtu->dev, "invalid speed: %s\n",
 235                         usb_speed_string(speed));
 236                 return;
 237         }
 238
 239         mtu->speed = speed;
 240         dev_dbg(mtu->dev, "set speed: %s\n", usb_speed_string(speed));
 241 }
 242
 243 /* CSR registers will be reset to default value if port is disabled */
 244 static void mtu3_csr_init(struct mtu3 *mtu)
 245 {
 246         void __iomem *mbase = mtu->mac_base;
 247
 248         if (mtu->is_u3_ip) {
 249                 /* disable LGO_U1/U2 by default */
 250                 mtu3_clrbits(mbase, U3D_LINK_POWER_CONTROL,
 251                                 SW_U1_REQUEST_ENABLE | SW_U2_REQUEST_ENABLE);
 252                 /* enable accept LGO_U1/U2 link command from host */
 253                 mtu3_setbits(mbase, U3D_LINK_POWER_CONTROL,
 254                                 SW_U1_ACCEPT_ENABLE | SW_U2_ACCEPT_ENABLE);
 255                 /* device responses to u3_exit from host automatically */
 256                 mtu3_clrbits(mbase, U3D_LTSSM_CTRL, SOFT_U3_EXIT_EN);
 257                 /* automatically build U2 link when U3 detect fail */
 258                 mtu3_setbits(mbase, U3D_USB2_TEST_MODE, U2U3_AUTO_SWITCH);
 259                 /* auto clear SOFT_CONN when clear USB3_EN if work as HS */
 260                 mtu3_setbits(mbase, U3D_U3U2_SWITCH_CTRL, SOFTCON_CLR_AUTO_EN);
 261         }
 262
 263         /* delay about 0.1us from detecting reset to send chirp-K */
 264         mtu3_clrbits(mbase, U3D_LINK_RESET_INFO, WTCHRP_MSK);
 265         /* enable automatical HWRW from L1 */
 266         mtu3_setbits(mbase, U3D_POWER_MANAGEMENT, LPM_HRWE);
 267 }
 268
 269 /* reset: u2 - data toggle, u3 - SeqN, flow control status etc */
 270 static void mtu3_ep_reset(struct mtu3_ep *mep)
 271 {
 272         struct mtu3 *mtu = mep->mtu;
 273         u32 rst_bit = EP_RST(mep->is_in, mep->epnum);
 274
 275         mtu3_setbits(mtu->mac_base, U3D_EP_RST, rst_bit);
 276         mtu3_clrbits(mtu->mac_base, U3D_EP_RST, rst_bit);
 277 }
 278
 279 /* set/clear the stall and toggle bits for non-ep0 */
 280 void mtu3_ep_stall_set(struct mtu3_ep *mep, bool set)
 281 {
 282         struct mtu3 *mtu = mep->mtu;
 283         void __iomem *mbase = mtu->mac_base;
 284         u8 epnum = mep->epnum;
 285         u32 csr;
 286
 287         if (mep->is_in) {       /* TX */
 288                 csr = mtu3_readl(mbase, MU3D_EP_TXCR0(epnum)) & TX_W1C_BITS;
 289                 if (set)
 290                         csr |= TX_SENDSTALL;
 291                 else
 292                         csr = (csr & (~TX_SENDSTALL)) | TX_SENTSTALL;
 293                 mtu3_writel(mbase, MU3D_EP_TXCR0(epnum), csr);
 294         } else {        /* RX */
 295                 csr = mtu3_readl(mbase, MU3D_EP_RXCR0(epnum)) & RX_W1C_BITS;
 296                 if (set)
 297                         csr |= RX_SENDSTALL;
 298                 else
 299                         csr = (csr & (~RX_SENDSTALL)) | RX_SENTSTALL;
 300                 mtu3_writel(mbase, MU3D_EP_RXCR0(epnum), csr);
 301         }
 302
 303         if (!set) {
 304                 mtu3_ep_reset(mep);
 305                 mep->flags &= ~MTU3_EP_STALL;
 306         } else {
 307                 mep->flags |= MTU3_EP_STALL;
 308         }
 309
 310         dev_dbg(mtu->dev, "%s: %s\n", mep->name,
 311                 set ? "SEND STALL" : "CLEAR STALL, with EP RESET");
 312 }
 313
 314 void mtu3_dev_on_off(struct mtu3 *mtu, int is_on)
 315 {
 316         if (mtu->is_u3_ip && mtu->speed >= USB_SPEED_SUPER)
 317                 mtu3_ss_func_set(mtu, is_on);
 318         else
 319                 mtu3_hs_softconn_set(mtu, is_on);
 320
 321         dev_info(mtu->dev, "gadget (%s) pullup D%s\n",
 322                 usb_speed_string(mtu->speed), is_on ? "+" : "-");
 323 }
 324
 325 void mtu3_start(struct mtu3 *mtu)
 326 {
 327         void __iomem *mbase = mtu->mac_base;
 328
 329         dev_dbg(mtu->dev, "%s devctl 0x%x\n", __func__,
 330                 mtu3_readl(mbase, U3D_DEVICE_CONTROL));
 331
 332         mtu3_clrbits(mtu->ippc_base, U3D_SSUSB_IP_PW_CTRL2, SSUSB_IP_DEV_PDN);
 333
 334         mtu3_csr_init(mtu);
 335         mtu3_set_speed(mtu, mtu->speed);
 336
 337         /* Initialize the default interrupts */
 338         mtu3_intr_enable(mtu);
 339         mtu->is_active = 1;
 340
 341         if (mtu->softconnect)
 342                 mtu3_dev_on_off(mtu, 1);
 343 }
 344
 345 void mtu3_stop(struct mtu3 *mtu)
 346 {
 347         dev_dbg(mtu->dev, "%s\n", __func__);
 348
 349         mtu3_intr_disable(mtu);
 350
 351         if (mtu->softconnect)
 352                 mtu3_dev_on_off(mtu, 0);
 353
 354         mtu->is_active = 0;
 355         mtu3_setbits(mtu->ippc_base, U3D_SSUSB_IP_PW_CTRL2, SSUSB_IP_DEV_PDN);
 356 }
 357
 358 /* for non-ep0 */
 359 int mtu3_config_ep(struct mtu3 *mtu, struct mtu3_ep *mep,
 360                         int interval, int burst, int mult)
 361 {
 362         void __iomem *mbase = mtu->mac_base;
 363         bool gen2cp = mtu->gen2cp;
 364         int epnum = mep->epnum;
 365         u32 csr0, csr1, csr2;
 366         int fifo_sgsz, fifo_addr;
 367         int num_pkts;
 368
 369         fifo_addr = ep_fifo_alloc(mep, mep->maxp);
 370         if (fifo_addr < 0) {
 371                 dev_err(mtu->dev, "alloc ep fifo failed(%d)\n", mep->maxp);
 372                 return -ENOMEM;
 373         }
 374         fifo_sgsz = ilog2(mep->fifo_seg_size);
 375         dev_dbg(mtu->dev, "%s fifosz: %x(%x/%x)\n", __func__, fifo_sgsz,
 376                 mep->fifo_seg_size, mep->fifo_size);
 377
 378         if (mep->is_in) {
 379                 csr0 = TX_TXMAXPKTSZ(mep->maxp);
 380                 csr0 |= TX_DMAREQEN;
 381
 382                 num_pkts = (burst + 1) * (mult + 1) - 1;
 383                 csr1 = TX_SS_BURST(burst) | TX_SLOT(mep->slot);
 384                 csr1 |= TX_MAX_PKT(gen2cp, num_pkts) | TX_MULT(gen2cp, mult);
 385
 386                 csr2 = TX_FIFOADDR(fifo_addr >> 4);
 387                 csr2 |= TX_FIFOSEGSIZE(fifo_sgsz);
 388
 389                 switch (mep->type) {
 390                 case USB_ENDPOINT_XFER_BULK:
 391                         csr1 |= TX_TYPE(TYPE_BULK);
 392                         break;
 393                 case USB_ENDPOINT_XFER_ISOC:
 394                         csr1 |= TX_TYPE(TYPE_ISO);
 395                         csr2 |= TX_BINTERVAL(interval);
 396                         break;
 397                 case USB_ENDPOINT_XFER_INT:
 398                         csr1 |= TX_TYPE(TYPE_INT);
 399                         csr2 |= TX_BINTERVAL(interval);
 400                         break;
 401                 }
 402
 403                 /* Enable QMU Done interrupt */
 404                 mtu3_setbits(mbase, U3D_QIESR0, QMU_TX_DONE_INT(epnum));
 405
 406                 mtu3_writel(mbase, MU3D_EP_TXCR0(epnum), csr0);
 407                 mtu3_writel(mbase, MU3D_EP_TXCR1(epnum), csr1);
 408                 mtu3_writel(mbase, MU3D_EP_TXCR2(epnum), csr2);
 409
 410                 dev_dbg(mtu->dev, "U3D_TX%d CSR0:%#x, CSR1:%#x, CSR2:%#x\n",
 411                         epnum, mtu3_readl(mbase, MU3D_EP_TXCR0(epnum)),
 412                         mtu3_readl(mbase, MU3D_EP_TXCR1(epnum)),
 413                         mtu3_readl(mbase, MU3D_EP_TXCR2(epnum)));
 414         } else {
 415                 csr0 = RX_RXMAXPKTSZ(mep->maxp);
 416                 csr0 |= RX_DMAREQEN;
 417
 418                 num_pkts = (burst + 1) * (mult + 1) - 1;
 419                 csr1 = RX_SS_BURST(burst) | RX_SLOT(mep->slot);
 420                 csr1 |= RX_MAX_PKT(gen2cp, num_pkts) | RX_MULT(gen2cp, mult);
 421
 422                 csr2 = RX_FIFOADDR(fifo_addr >> 4);
 423                 csr2 |= RX_FIFOSEGSIZE(fifo_sgsz);
 424
 425                 switch (mep->type) {
 426                 case USB_ENDPOINT_XFER_BULK:
 427                         csr1 |= RX_TYPE(TYPE_BULK);
 428                         break;
 429                 case USB_ENDPOINT_XFER_ISOC:
 430                         csr1 |= RX_TYPE(TYPE_ISO);
 431                         csr2 |= RX_BINTERVAL(interval);
 432                         break;
 433                 case USB_ENDPOINT_XFER_INT:
 434                         csr1 |= RX_TYPE(TYPE_INT);
 435                         csr2 |= RX_BINTERVAL(interval);
 436                         break;
 437                 }
 438
 439                 /*Enable QMU Done interrupt */
 440                 mtu3_setbits(mbase, U3D_QIESR0, QMU_RX_DONE_INT(epnum));
 441
 442                 mtu3_writel(mbase, MU3D_EP_RXCR0(epnum), csr0);
 443                 mtu3_writel(mbase, MU3D_EP_RXCR1(epnum), csr1);
 444                 mtu3_writel(mbase, MU3D_EP_RXCR2(epnum), csr2);
 445
 446                 dev_dbg(mtu->dev, "U3D_RX%d CSR0:%#x, CSR1:%#x, CSR2:%#x\n",
 447                         epnum, mtu3_readl(mbase, MU3D_EP_RXCR0(epnum)),
 448                         mtu3_readl(mbase, MU3D_EP_RXCR1(epnum)),
 449                         mtu3_readl(mbase, MU3D_EP_RXCR2(epnum)));
 450         }
 451
 452         dev_dbg(mtu->dev, "csr0:%#x, csr1:%#x, csr2:%#x\n", csr0, csr1, csr2);
 453         dev_dbg(mtu->dev, "%s: %s, fifo-addr:%#x, fifo-size:%#x(%#x/%#x)\n",
 454                 __func__, mep->name, mep->fifo_addr, mep->fifo_size,
 455                 fifo_sgsz, mep->fifo_seg_size);
 456
 457         return 0;
 458 }
 459
 460 /* for non-ep0 */
 461 void mtu3_deconfig_ep(struct mtu3 *mtu, struct mtu3_ep *mep)
 462 {
 463         void __iomem *mbase = mtu->mac_base;
 464         int epnum = mep->epnum;
 465
 466         if (mep->is_in) {
 467                 mtu3_writel(mbase, MU3D_EP_TXCR0(epnum), 0);
 468                 mtu3_writel(mbase, MU3D_EP_TXCR1(epnum), 0);
 469                 mtu3_writel(mbase, MU3D_EP_TXCR2(epnum), 0);
 470                 mtu3_setbits(mbase, U3D_QIECR0, QMU_TX_DONE_INT(epnum));
 471         } else {
 472                 mtu3_writel(mbase, MU3D_EP_RXCR0(epnum), 0);
 473                 mtu3_writel(mbase, MU3D_EP_RXCR1(epnum), 0);
 474                 mtu3_writel(mbase, MU3D_EP_RXCR2(epnum), 0);
 475                 mtu3_setbits(mbase, U3D_QIECR0, QMU_RX_DONE_INT(epnum));
 476         }
 477
 478         mtu3_ep_reset(mep);
 479         ep_fifo_free(mep);
 480
 481         dev_dbg(mtu->dev, "%s: %s\n", __func__, mep->name);
 482 }
 483
 484 /*
 485  * Two scenarios:
 486  * 1. when device IP supports SS, the fifo of EP0, TX EPs, RX EPs
 487  *      are separated;
 488  * 2. when supports only HS, the fifo is shared for all EPs, and
 489  *      the capability registers of @EPNTXFFSZ or @EPNRXFFSZ indicate
 490  *      the total fifo size of non-ep0, and ep0's is fixed to 64B,
 491  *      so the total fifo size is 64B + @EPNTXFFSZ;
 492  *      Due to the first 64B should be reserved for EP0, non-ep0's fifo
 493  *      starts from offset 64 and are divided into two equal parts for
 494  *      TX or RX EPs for simplification.
 495  */
 496 static void get_ep_fifo_config(struct mtu3 *mtu)
 497 {
 498         struct mtu3_fifo_info *tx_fifo;
 499         struct mtu3_fifo_info *rx_fifo;
 500         u32 fifosize;
 501
 502         if (mtu->is_u3_ip) {
 503                 fifosize = mtu3_readl(mtu->mac_base, U3D_CAP_EPNTXFFSZ);
 504                 tx_fifo = &mtu->tx_fifo;
 505                 tx_fifo->base = 0;
 506                 tx_fifo->limit = fifosize / MTU3_EP_FIFO_UNIT;
 507                 bitmap_zero(tx_fifo->bitmap, MTU3_FIFO_BIT_SIZE);
 508
 509                 fifosize = mtu3_readl(mtu->mac_base, U3D_CAP_EPNRXFFSZ);
 510                 rx_fifo = &mtu->rx_fifo;
 511                 rx_fifo->base = 0;
 512                 rx_fifo->limit = fifosize / MTU3_EP_FIFO_UNIT;
 513                 bitmap_zero(rx_fifo->bitmap, MTU3_FIFO_BIT_SIZE);
 514                 mtu->slot = MTU3_U3_IP_SLOT_DEFAULT;
 515         } else {
 516                 fifosize = mtu3_readl(mtu->mac_base, U3D_CAP_EPNTXFFSZ);
 517                 tx_fifo = &mtu->tx_fifo;
 518                 tx_fifo->base = MTU3_U2_IP_EP0_FIFO_SIZE;
 519                 tx_fifo->limit = (fifosize / MTU3_EP_FIFO_UNIT) >> 1;
 520                 bitmap_zero(tx_fifo->bitmap, MTU3_FIFO_BIT_SIZE);
 521
 522                 rx_fifo = &mtu->rx_fifo;
 523                 rx_fifo->base =
 524                         tx_fifo->base + tx_fifo->limit * MTU3_EP_FIFO_UNIT;
 525                 rx_fifo->limit = tx_fifo->limit;
 526                 bitmap_zero(rx_fifo->bitmap, MTU3_FIFO_BIT_SIZE);
 527                 mtu->slot = MTU3_U2_IP_SLOT_DEFAULT;
 528         }
 529
 530         dev_dbg(mtu->dev, "%s, TX: base-%d, limit-%d; RX: base-%d, limit-%d\n",
 531                 __func__, tx_fifo->base, tx_fifo->limit,
 532                 rx_fifo->base, rx_fifo->limit);
 533 }
 534
 535 void mtu3_ep0_setup(struct mtu3 *mtu)
 536 {
 537         u32 maxpacket = mtu->g.ep0->maxpacket;
 538         u32 csr;
 539
 540         dev_dbg(mtu->dev, "%s maxpacket: %d\n", __func__, maxpacket);
 541
 542         csr = mtu3_readl(mtu->mac_base, U3D_EP0CSR);
 543         csr &= ~EP0_MAXPKTSZ_MSK;
 544         csr |= EP0_MAXPKTSZ(maxpacket);
 545         csr &= EP0_W1C_BITS;
 546         mtu3_writel(mtu->mac_base, U3D_EP0CSR, csr);
 547
 548         /* Enable EP0 interrupt */
 549         mtu3_writel(mtu->mac_base, U3D_EPIESR, EP0ISR | SETUPENDISR);
 550 }
 551
 552 static int mtu3_mem_alloc(struct mtu3 *mtu)
 553 {
 554         void __iomem *mbase = mtu->mac_base;
 555         struct mtu3_ep *ep_array;
 556         int in_ep_num, out_ep_num;
 557         u32 cap_epinfo;
 558         int ret;
 559         int i;
 560
 561         cap_epinfo = mtu3_readl(mbase, U3D_CAP_EPINFO);
 562         in_ep_num = CAP_TX_EP_NUM(cap_epinfo);
 563         out_ep_num = CAP_RX_EP_NUM(cap_epinfo);
 564
 565         dev_info(mtu->dev, "fifosz/epnum: Tx=%#x/%d, Rx=%#x/%d\n",
 566                  mtu3_readl(mbase, U3D_CAP_EPNTXFFSZ), in_ep_num,
 567                  mtu3_readl(mbase, U3D_CAP_EPNRXFFSZ), out_ep_num);
 568
 569         /* one for ep0, another is reserved */
 570         mtu->num_eps = min(in_ep_num, out_ep_num) + 1;
 571         ep_array = kcalloc(mtu->num_eps * 2, sizeof(*ep_array), GFP_KERNEL);
 572         if (ep_array == NULL)
 573                 return -ENOMEM;
 574
 575         mtu->ep_array = ep_array;
 576         mtu->in_eps = ep_array;
 577         mtu->out_eps = &ep_array[mtu->num_eps];
 578         /* ep0 uses in_eps[0], out_eps[0] is reserved */
 579         mtu->ep0 = mtu->in_eps;
 580         mtu->ep0->mtu = mtu;
 581         mtu->ep0->epnum = 0;
 582
 583         for (i = 1; i < mtu->num_eps; i++) {
 584                 struct mtu3_ep *mep = mtu->in_eps + i;
 585
 586                 mep->fifo = &mtu->tx_fifo;
 587                 mep = mtu->out_eps + i;
 588                 mep->fifo = &mtu->rx_fifo;
 589         }
 590
 591         get_ep_fifo_config(mtu);
 592
 593         ret = mtu3_qmu_init(mtu);
 594         if (ret)
 595                 kfree(mtu->ep_array);
 596
 597         return ret;
 598 }
 599
 600 static void mtu3_mem_free(struct mtu3 *mtu)
 601 {
 602         mtu3_qmu_exit(mtu);
 603         kfree(mtu->ep_array);
 604 }
 605
 606 static void mtu3_regs_init(struct mtu3 *mtu)
 607 {
 608         void __iomem *mbase = mtu->mac_base;
 609
 610         /* be sure interrupts are disabled before registration of ISR */
 611         mtu3_intr_disable(mtu);
 612
 613         mtu3_csr_init(mtu);
 614
 615         /* U2/U3 detected by HW */
 616         mtu3_writel(mbase, U3D_DEVICE_CONF, 0);
 617         /* vbus detected by HW */
 618         mtu3_clrbits(mbase, U3D_MISC_CTRL, VBUS_FRC_EN | VBUS_ON);
 619         /* use new QMU format when HW version >= 0x1003 */
 620         if (mtu->gen2cp)
 621                 mtu3_writel(mbase, U3D_QFCR, ~0x0);
 622 }
 623
 624 static irqreturn_t mtu3_link_isr(struct mtu3 *mtu)
 625 {
 626         void __iomem *mbase = mtu->mac_base;
 627         enum usb_device_speed udev_speed;
 628         u32 maxpkt = 64;
 629         u32 link;
 630         u32 speed;
 631
 632         link = mtu3_readl(mbase, U3D_DEV_LINK_INTR);
 633         link &= mtu3_readl(mbase, U3D_DEV_LINK_INTR_ENABLE);
 634         mtu3_writel(mbase, U3D_DEV_LINK_INTR, link); /* W1C */
 635         dev_dbg(mtu->dev, "=== LINK[%x] ===\n", link);
 636
 637         if (!(link & SSUSB_DEV_SPEED_CHG_INTR))
 638                 return IRQ_NONE;
 639
 640         speed = SSUSB_DEV_SPEED(mtu3_readl(mbase, U3D_DEVICE_CONF));
 641
 642         switch (speed) {
 643         case MTU3_SPEED_FULL:
 644                 udev_speed = USB_SPEED_FULL;
 645                 /*BESLCK = 4 < BESLCK_U3 = 10 < BESLDCK = 15 */
 646                 mtu3_writel(mbase, U3D_USB20_LPM_PARAMETER, LPM_BESLDCK(0xf)
 647                                 | LPM_BESLCK(4) | LPM_BESLCK_U3(0xa));
 648                 mtu3_setbits(mbase, U3D_POWER_MANAGEMENT,
 649                                 LPM_BESL_STALL | LPM_BESLD_STALL);
 650                 break;
 651         case MTU3_SPEED_HIGH:
 652                 udev_speed = USB_SPEED_HIGH;
 653                 /*BESLCK = 4 < BESLCK_U3 = 10 < BESLDCK = 15 */
 654                 mtu3_writel(mbase, U3D_USB20_LPM_PARAMETER, LPM_BESLDCK(0xf)
 655                                 | LPM_BESLCK(4) | LPM_BESLCK_U3(0xa));
 656                 mtu3_setbits(mbase, U3D_POWER_MANAGEMENT,
 657                                 LPM_BESL_STALL | LPM_BESLD_STALL);
 658                 break;
 659         case MTU3_SPEED_SUPER:
 660                 udev_speed = USB_SPEED_SUPER;
 661                 maxpkt = 512;
 662                 break;
 663         case MTU3_SPEED_SUPER_PLUS:
 664                 udev_speed = USB_SPEED_SUPER_PLUS;
 665                 maxpkt = 512;
 666                 break;
 667         default:
 668                 udev_speed = USB_SPEED_UNKNOWN;
 669                 break;
 670         }
 671         dev_dbg(mtu->dev, "%s: %s\n", __func__, usb_speed_string(udev_speed));
 672         mtu3_dbg_trace(mtu->dev, "link speed %s",
 673                        usb_speed_string(udev_speed));
 674
 675         mtu->g.speed = udev_speed;
 676         mtu->g.ep0->maxpacket = maxpkt;
 677         mtu->ep0_state = MU3D_EP0_STATE_SETUP;
 678
 679         if (udev_speed == USB_SPEED_UNKNOWN)
 680                 mtu3_gadget_disconnect(mtu);
 681         else
 682                 mtu3_ep0_setup(mtu);
 683
 684         return IRQ_HANDLED;
 685 }
 686
 687 static irqreturn_t mtu3_u3_ltssm_isr(struct mtu3 *mtu)
 688 {
 689         void __iomem *mbase = mtu->mac_base;
 690         u32 ltssm;
 691
 692         ltssm = mtu3_readl(mbase, U3D_LTSSM_INTR);
 693         ltssm &= mtu3_readl(mbase, U3D_LTSSM_INTR_ENABLE);
 694         mtu3_writel(mbase, U3D_LTSSM_INTR, ltssm); /* W1C */
 695         dev_dbg(mtu->dev, "=== LTSSM[%x] ===\n", ltssm);
 696         trace_mtu3_u3_ltssm_isr(ltssm);
 697
 698         if (ltssm & (HOT_RST_INTR | WARM_RST_INTR))
 699                 mtu3_gadget_reset(mtu);
 700
 701         if (ltssm & VBUS_FALL_INTR) {
 702                 mtu3_ss_func_set(mtu, false);
 703                 mtu3_gadget_reset(mtu);
 704         }
 705
 706         if (ltssm & VBUS_RISE_INTR)
 707                 mtu3_ss_func_set(mtu, true);
 708
 709         if (ltssm & EXIT_U3_INTR)
 710                 mtu3_gadget_resume(mtu);
 711
 712         if (ltssm & ENTER_U3_INTR)
 713                 mtu3_gadget_suspend(mtu);
 714
 715         return IRQ_HANDLED;
 716 }
 717
 718 static irqreturn_t mtu3_u2_common_isr(struct mtu3 *mtu)
 719 {
 720         void __iomem *mbase = mtu->mac_base;
 721         u32 u2comm;
 722
 723         u2comm = mtu3_readl(mbase, U3D_COMMON_USB_INTR);
 724         u2comm &= mtu3_readl(mbase, U3D_COMMON_USB_INTR_ENABLE);
 725         mtu3_writel(mbase, U3D_COMMON_USB_INTR, u2comm); /* W1C */
 726         dev_dbg(mtu->dev, "=== U2COMM[%x] ===\n", u2comm);
 727         trace_mtu3_u2_common_isr(u2comm);
 728
 729         if (u2comm & SUSPEND_INTR)
 730                 mtu3_gadget_suspend(mtu);
 731
 732         if (u2comm & RESUME_INTR)
 733                 mtu3_gadget_resume(mtu);
 734
 735         if (u2comm & RESET_INTR)
 736                 mtu3_gadget_reset(mtu);
 737
 738         return IRQ_HANDLED;
 739 }
 740
 741 static irqreturn_t mtu3_irq(int irq, void *data)
 742 {
 743         struct mtu3 *mtu = (struct mtu3 *)data;
 744         unsigned long flags;
 745         u32 level1;
 746
 747         spin_lock_irqsave(&mtu->lock, flags);
 748
 749         /* U3D_LV1ISR is RU */
 750         level1 = mtu3_readl(mtu->mac_base, U3D_LV1ISR);
 751         level1 &= mtu3_readl(mtu->mac_base, U3D_LV1IER);
 752
 753         if (level1 & EP_CTRL_INTR)
 754                 mtu3_link_isr(mtu);
 755
 756         if (level1 & MAC2_INTR)
 757                 mtu3_u2_common_isr(mtu);
 758
 759         if (level1 & MAC3_INTR)
 760                 mtu3_u3_ltssm_isr(mtu);
 761
 762         if (level1 & BMU_INTR)
 763                 mtu3_ep0_isr(mtu);
 764
 765         if (level1 & QMU_INTR)
 766                 mtu3_qmu_isr(mtu);
 767
 768         spin_unlock_irqrestore(&mtu->lock, flags);
 769
 770         return IRQ_HANDLED;
 771 }
 772
 773 static void mtu3_check_params(struct mtu3 *mtu)
 774 {
 775         /* check the max_speed parameter */
 776         switch (mtu->max_speed) {
 777         case USB_SPEED_FULL:
 778         case USB_SPEED_HIGH:
 779         case USB_SPEED_SUPER:
 780         case USB_SPEED_SUPER_PLUS:
 781                 break;
 782         default:
 783                 dev_err(mtu->dev, "invalid max_speed: %s\n",
 784                         usb_speed_string(mtu->max_speed));
 785                 fallthrough;
 786         case USB_SPEED_UNKNOWN:
 787                 /* default as SSP */
 788                 mtu->max_speed = USB_SPEED_SUPER_PLUS;
 789                 break;
 790         }
 791
 792         if (!mtu->is_u3_ip && (mtu->max_speed > USB_SPEED_HIGH))
 793                 mtu->max_speed = USB_SPEED_HIGH;
 794
 795         mtu->speed = mtu->max_speed;
 796
 797         dev_info(mtu->dev, "max_speed: %s\n",
 798                  usb_speed_string(mtu->max_speed));
 799 }
 800
 801 static int mtu3_hw_init(struct mtu3 *mtu)
 802 {
 803         u32 value;
 804         int ret;
 805
 806         value = mtu3_readl(mtu->ippc_base, U3D_SSUSB_IP_TRUNK_VERS);
 807         mtu->hw_version = IP_TRUNK_VERS(value);
 808         mtu->gen2cp = !!(mtu->hw_version >= MTU3_TRUNK_VERS_1003);
 809
 810         value = mtu3_readl(mtu->ippc_base, U3D_SSUSB_IP_DEV_CAP);
 811         mtu->is_u3_ip = !!SSUSB_IP_DEV_U3_PORT_NUM(value);
 812
 813         dev_info(mtu->dev, "IP version 0x%x(%s IP)\n", mtu->hw_version,
 814                 mtu->is_u3_ip ? "U3" : "U2");
 815
 816         mtu3_check_params(mtu);
 817
 818         mtu3_device_reset(mtu);
 819
 820         ret = mtu3_device_enable(mtu);
 821         if (ret) {
 822                 dev_err(mtu->dev, "device enable failed %d\n", ret);
 823                 return ret;
 824         }
 825
 826         ret = mtu3_mem_alloc(mtu);
 827         if (ret)
 828                 return -ENOMEM;
 829
 830         mtu3_regs_init(mtu);
 831
 832         return 0;
 833 }
 834
 835 static void mtu3_hw_exit(struct mtu3 *mtu)
 836 {
 837         mtu3_device_disable(mtu);
 838         mtu3_mem_free(mtu);
 839 }
 840
 841 /*
 842  * we set 32-bit DMA mask by default, here check whether the controller
 843  * supports 36-bit DMA or not, if it does, set 36-bit DMA mask.
 844  */
 845 static int mtu3_set_dma_mask(struct mtu3 *mtu)
 846 {
 847         struct device *dev = mtu->dev;
 848         bool is_36bit = false;
 849         int ret = 0;
 850         u32 value;
 851
 852         value = mtu3_readl(mtu->mac_base, U3D_MISC_CTRL);
 853         if (value & DMA_ADDR_36BIT) {
 854                 is_36bit = true;
 855                 ret = dma_set_mask_and_coherent(dev, DMA_BIT_MASK(36));
 856                 /* If set 36-bit DMA mask fails, fall back to 32-bit DMA mask */
 857                 if (ret) {
 858                         is_36bit = false;
 859                         ret = dma_set_mask_and_coherent(dev, DMA_BIT_MASK(32));
 860                 }
 861         }
 862         dev_info(dev, "dma mask: %s bits\n", is_36bit ? "36" : "32");
 863
 864         return ret;
 865 }
 866
 867 int ssusb_gadget_init(struct ssusb_mtk *ssusb)
 868 {
 869         struct device *dev = ssusb->dev;
 870         struct platform_device *pdev = to_platform_device(dev);
 871         struct mtu3 *mtu = NULL;
 872         int ret = -ENOMEM;
 873
 874         mtu = devm_kzalloc(dev, sizeof(struct mtu3), GFP_KERNEL);
 875         if (mtu == NULL)
 876                 return -ENOMEM;
 877
 878         mtu->irq = platform_get_irq(pdev, 0);
 879         if (mtu->irq < 0)
 880                 return mtu->irq;
 881         dev_info(dev, "irq %d\n", mtu->irq);
 882
 883         mtu->mac_base = devm_platform_ioremap_resource_byname(pdev, "mac");
 884         if (IS_ERR(mtu->mac_base)) {
 885                 dev_err(dev, "error mapping memory for dev mac\n");
 886                 return PTR_ERR(mtu->mac_base);
 887         }
 888
 889         spin_lock_init(&mtu->lock);
 890         mtu->dev = dev;
 891         mtu->ippc_base = ssusb->ippc_base;
 892         ssusb->mac_base = mtu->mac_base;
 893         ssusb->u3d = mtu;
 894         mtu->ssusb = ssusb;
 895         mtu->max_speed = usb_get_maximum_speed(dev);
 896
 897         dev_dbg(dev, "mac_base=0x%p, ippc_base=0x%p\n",
 898                 mtu->mac_base, mtu->ippc_base);
 899
 900         ret = mtu3_hw_init(mtu);
 901         if (ret) {
 902                 dev_err(dev, "mtu3 hw init failed:%d\n", ret);
 903                 return ret;
 904         }
 905
 906         ret = mtu3_set_dma_mask(mtu);
 907         if (ret) {
 908                 dev_err(dev, "mtu3 set dma_mask failed:%d\n", ret);
 909                 goto dma_mask_err;
 910         }
 911
 912         ret = devm_request_irq(dev, mtu->irq, mtu3_irq, 0, dev_name(dev), mtu);
 913         if (ret) {
 914                 dev_err(dev, "request irq %d failed!\n", mtu->irq);
 915                 goto irq_err;
 916         }
 917
 918         device_init_wakeup(dev, true);
 919
 920         ret = mtu3_gadget_setup(mtu);
 921         if (ret) {
 922                 dev_err(dev, "mtu3 gadget init failed:%d\n", ret);
 923                 goto gadget_err;
 924         }
 925
 926         /* init as host mode, power down device IP for power saving */
 927         if (mtu->ssusb->dr_mode == USB_DR_MODE_OTG)
 928                 mtu3_stop(mtu);
 929
 930         ssusb_dev_debugfs_init(ssusb);
 931
 932         dev_dbg(dev, " %s() done...\n", __func__);
 933
 934         return 0;
 935
 936 gadget_err:
 937         device_init_wakeup(dev, false);
 938
 939 dma_mask_err:
 940 irq_err:
 941         mtu3_hw_exit(mtu);
 942         ssusb->u3d = NULL;
 943         dev_err(dev, " %s() fail...\n", __func__);
 944
 945         return ret;
 946 }
 947
 948 void ssusb_gadget_exit(struct ssusb_mtk *ssusb)
 949 {
 950         struct mtu3 *mtu = ssusb->u3d;
 951
 952         mtu3_gadget_cleanup(mtu);
 953         device_init_wakeup(ssusb->dev, false);
 954         mtu3_hw_exit(mtu);
 955 }