drivers/usb/host/ehci.h

   1 /*
   2  * Copyright (c) 2001-2002 by David Brownell
   3  *
   4  * This program is free software; you can redistribute it and/or modify it
   5  * under the terms of the GNU General Public License as published by the
   6  * Free Software Foundation; either version 2 of the License, or (at your
   7  * option) any later version.
   8  *
   9  * This program is distributed in the hope that it will be useful, but
  10  * WITHOUT ANY WARRANTY; without even the implied warranty of MERCHANTABILITY
  11  * or FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  12  * for more details.
  13  *
  14  * You should have received a copy of the GNU General Public License
  15  * along with this program; if not, write to the Free Software Foundation,
  16  * Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  17  */
  18
  19 #ifndef __LINUX_EHCI_HCD_H
  20 #define __LINUX_EHCI_HCD_H
  21
  22 /* definitions used for the EHCI driver */
  23
  24 /*
  25  * __hc32 and __hc16 are "Host Controller" types, they may be equivalent to
  26  * __leXX (normally) or __beXX (given EHCI_BIG_ENDIAN_DESC), depending on
  27  * the host controller implementation.
  28  *
  29  * To facilitate the strongest possible byte-order checking from "sparse"
  30  * and so on, we use __leXX unless that's not practical.
  31  */
  32 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
  33 typedef __u32 __bitwise __hc32;
  34 typedef __u16 __bitwise __hc16;
  35 #else
  36 #define __hc32  __le32
  37 #define __hc16  __le16
  38 #endif
  39
  40 /* statistics can be kept for tuning/monitoring */
  41 #if defined(DEBUG) || defined(CONFIG_DYNAMIC_DEBUG)
  42 #define EHCI_STATS
  43 #endif
  44
  45 struct ehci_stats {
  46         /* irq usage */
  47         unsigned long           normal;
  48         unsigned long           error;
  49         unsigned long           iaa;
  50         unsigned long           lost_iaa;
  51
  52         /* termination of urbs from core */
  53         unsigned long           complete;
  54         unsigned long           unlink;
  55 };
  56
  57 /*
  58  * Scheduling and budgeting information for periodic transfers, for both
  59  * high-speed devices and full/low-speed devices lying behind a TT.
  60  */
  61 struct ehci_per_sched {
  62         struct usb_device       *udev;          /* access to the TT */
  63         struct usb_host_endpoint *ep;
  64         u16                     tt_usecs;       /* time on the FS/LS bus */
  65         u16                     period;         /* actual period in frames */
  66         u16                     phase;          /* actual phase, frame part */
  67         u8                      phase_uf;       /* uframe part of the phase */
  68         u8                      usecs, c_usecs; /* times on the HS bus */
  69 };
  70 #define NO_FRAME        29999                   /* frame not assigned yet */
  71
  72 /* ehci_hcd->lock guards shared data against other CPUs:
  73  *   ehci_hcd:  async, unlink, periodic (and shadow), ...
  74  *   usb_host_endpoint: hcpriv
  75  *   ehci_qh:   qh_next, qtd_list
  76  *   ehci_qtd:  qtd_list
  77  *
  78  * Also, hold this lock when talking to HC registers or
  79  * when updating hw_* fields in shared qh/qtd/... structures.
  80  */
  81
  82 #define EHCI_MAX_ROOT_PORTS     15              /* see HCS_N_PORTS */
  83
  84 /*
  85  * ehci_rh_state values of EHCI_RH_RUNNING or above mean that the
  86  * controller may be doing DMA.  Lower values mean there's no DMA.
  87  */
  88 enum ehci_rh_state {
  89         EHCI_RH_HALTED,
  90         EHCI_RH_SUSPENDED,
  91         EHCI_RH_RUNNING,
  92         EHCI_RH_STOPPING
  93 };
  94
  95 /*
  96  * Timer events, ordered by increasing delay length.
  97  * Always update event_delays_ns[] and event_handlers[] (defined in
  98  * ehci-timer.c) in parallel with this list.
  99  */
 100 enum ehci_hrtimer_event {
 101         EHCI_HRTIMER_POLL_ASS,          /* Poll for async schedule off */
 102         EHCI_HRTIMER_POLL_PSS,          /* Poll for periodic schedule off */
 103         EHCI_HRTIMER_POLL_DEAD,         /* Wait for dead controller to stop */
 104         EHCI_HRTIMER_UNLINK_INTR,       /* Wait for interrupt QH unlink */
 105         EHCI_HRTIMER_FREE_ITDS,         /* Wait for unused iTDs and siTDs */
 106         EHCI_HRTIMER_START_UNLINK_INTR, /* Unlink empty interrupt QHs */
 107         EHCI_HRTIMER_ASYNC_UNLINKS,     /* Unlink empty async QHs */
 108         EHCI_HRTIMER_IAA_WATCHDOG,      /* Handle lost IAA interrupts */
 109         EHCI_HRTIMER_DISABLE_PERIODIC,  /* Wait to disable periodic sched */
 110         EHCI_HRTIMER_DISABLE_ASYNC,     /* Wait to disable async sched */
 111         EHCI_HRTIMER_IO_WATCHDOG,       /* Check for missing IRQs */
 112         EHCI_HRTIMER_NUM_EVENTS         /* Must come last */
 113 };
 114 #define EHCI_HRTIMER_NO_EVENT   99
 115
 116 struct ehci_hcd {                       /* one per controller */
 117         /* timing support */
 118         enum ehci_hrtimer_event next_hrtimer_event;
 119         unsigned                enabled_hrtimer_events;
 120         ktime_t                 hr_timeouts[EHCI_HRTIMER_NUM_EVENTS];
 121         struct hrtimer          hrtimer;
 122
 123         int                     PSS_poll_count;
 124         int                     ASS_poll_count;
 125         int                     died_poll_count;
 126
 127         /* glue to PCI and HCD framework */
 128         struct ehci_caps __iomem *caps;
 129         struct ehci_regs __iomem *regs;
 130         struct ehci_dbg_port __iomem *debug;
 131
 132         __u32                   hcs_params;     /* cached register copy */
 133         spinlock_t              lock;
 134         enum ehci_rh_state      rh_state;
 135
 136         /* general schedule support */
 137         bool                    scanning:1;
 138         bool                    need_rescan:1;
 139         bool                    intr_unlinking:1;
 140         bool                    iaa_in_progress:1;
 141         bool                    async_unlinking:1;
 142         bool                    shutdown:1;
 143         struct ehci_qh          *qh_scan_next;
 144
 145         /* async schedule support */
 146         struct ehci_qh          *async;
 147         struct ehci_qh          *dummy;         /* For AMD quirk use */
 148         struct list_head        async_unlink;
 149         struct list_head        async_idle;
 150         unsigned                async_unlink_cycle;
 151         unsigned                async_count;    /* async activity count */
 152
 153         /* periodic schedule support */
 154 #define DEFAULT_I_TDPS          1024            /* some HCs can do less */
 155         unsigned                periodic_size;
 156         __hc32                  *periodic;      /* hw periodic table */
 157         dma_addr_t              periodic_dma;
 158         struct list_head        intr_qh_list;
 159         unsigned                i_thresh;       /* uframes HC might cache */
 160
 161         union ehci_shadow       *pshadow;       /* mirror hw periodic table */
 162         struct list_head        intr_unlink_wait;
 163         struct list_head        intr_unlink;
 164         unsigned                intr_unlink_wait_cycle;
 165         unsigned                intr_unlink_cycle;
 166         unsigned                now_frame;      /* frame from HC hardware */
 167         unsigned                last_iso_frame; /* last frame scanned for iso */
 168         unsigned                intr_count;     /* intr activity count */
 169         unsigned                isoc_count;     /* isoc activity count */
 170         unsigned                periodic_count; /* periodic activity count */
 171         unsigned                uframe_periodic_max; /* max periodic time per uframe */
 172
 173
 174         /* list of itds & sitds completed while now_frame was still active */
 175         struct list_head        cached_itd_list;
 176         struct ehci_itd         *last_itd_to_free;
 177         struct list_head        cached_sitd_list;
 178         struct ehci_sitd        *last_sitd_to_free;
 179
 180         /* per root hub port */
 181         unsigned long           reset_done [EHCI_MAX_ROOT_PORTS];
 182
 183         /* bit vectors (one bit per port) */
 184         unsigned long           bus_suspended;          /* which ports were
 185                         already suspended at the start of a bus suspend */
 186         unsigned long           companion_ports;        /* which ports are
 187                         dedicated to the companion controller */
 188         unsigned long           owned_ports;            /* which ports are
 189                         owned by the companion during a bus suspend */
 190         unsigned long           port_c_suspend;         /* which ports have
 191                         the change-suspend feature turned on */
 192         unsigned long           suspended_ports;        /* which ports are
 193                         suspended */
 194         unsigned long           resuming_ports;         /* which ports have
 195                         started to resume */
 196
 197         /* per-HC memory pools (could be per-bus, but ...) */
 198         struct dma_pool         *qh_pool;       /* qh per active urb */
 199         struct dma_pool         *qtd_pool;      /* one or more per qh */
 200         struct dma_pool         *itd_pool;      /* itd per iso urb */
 201         struct dma_pool         *sitd_pool;     /* sitd per split iso urb */
 202
 203         unsigned                random_frame;
 204         unsigned long           next_statechange;
 205         ktime_t                 last_periodic_enable;
 206         u32                     command;
 207
 208         /* SILICON QUIRKS */
 209         unsigned                no_selective_suspend:1;
 210         unsigned                has_fsl_port_bug:1; /* FreeScale */
 211         unsigned                big_endian_mmio:1;
 212         unsigned                big_endian_desc:1;
 213         unsigned                big_endian_capbase:1;
 214         unsigned                has_amcc_usb23:1;
 215         unsigned                need_io_watchdog:1;
 216         unsigned                amd_pll_fix:1;
 217         unsigned                use_dummy_qh:1; /* AMD Frame List table quirk*/
 218         unsigned                has_synopsys_hc_bug:1; /* Synopsys HC */
 219         unsigned                frame_index_bug:1; /* MosChip (AKA NetMos) */
 220         unsigned                need_oc_pp_cycle:1; /* MPC834X port power */
 221
 222         /* required for usb32 quirk */
 223         #define OHCI_CTRL_HCFS          (3 << 6)
 224         #define OHCI_USB_OPER           (2 << 6)
 225         #define OHCI_USB_SUSPEND        (3 << 6)
 226
 227         #define OHCI_HCCTRL_OFFSET      0x4
 228         #define OHCI_HCCTRL_LEN         0x4
 229         __hc32                  *ohci_hcctrl_reg;
 230         unsigned                has_hostpc:1;
 231         unsigned                has_tdi_phy_lpm:1;
 232         unsigned                has_ppcd:1; /* support per-port change bits */
 233         u8                      sbrn;           /* packed release number */
 234
 235         /* irq statistics */
 236 #ifdef EHCI_STATS
 237         struct ehci_stats       stats;
 238 #       define COUNT(x) do { (x)++; } while (0)
 239 #else
 240 #       define COUNT(x) do {} while (0)
 241 #endif
 242
 243         /* debug files */
 244 #if defined(DEBUG) || defined(CONFIG_DYNAMIC_DEBUG)
 245         struct dentry           *debug_dir;
 246 #endif
 247
 248         /* platform-specific data -- must come last */
 249         unsigned long           priv[0] __aligned(sizeof(s64));
 250 };
 251
 252 /* convert between an HCD pointer and the corresponding EHCI_HCD */
 253 static inline struct ehci_hcd *hcd_to_ehci (struct usb_hcd *hcd)
 254 {
 255         return (struct ehci_hcd *) (hcd->hcd_priv);
 256 }
 257 static inline struct usb_hcd *ehci_to_hcd (struct ehci_hcd *ehci)
 258 {
 259         return container_of ((void *) ehci, struct usb_hcd, hcd_priv);
 260 }
 261
 262 /*-------------------------------------------------------------------------*/
 263
 264 #include <linux/usb/ehci_def.h>
 265
 266 /*-------------------------------------------------------------------------*/
 267
 268 #define QTD_NEXT(ehci, dma)     cpu_to_hc32(ehci, (u32)dma)
 269
 270 /*
 271  * EHCI Specification 0.95 Section 3.5
 272  * QTD: describe data transfer components (buffer, direction, ...)
 273  * See Fig 3-6 "Queue Element Transfer Descriptor Block Diagram".
 274  *
 275  * These are associated only with "QH" (Queue Head) structures,
 276  * used with control, bulk, and interrupt transfers.
 277  */
 278 struct ehci_qtd {
 279         /* first part defined by EHCI spec */
 280         __hc32                  hw_next;        /* see EHCI 3.5.1 */
 281         __hc32                  hw_alt_next;    /* see EHCI 3.5.2 */
 282         __hc32                  hw_token;       /* see EHCI 3.5.3 */
 283 #define QTD_TOGGLE      (1 << 31)       /* data toggle */
 284 #define QTD_LENGTH(tok) (((tok)>>16) & 0x7fff)
 285 #define QTD_IOC         (1 << 15)       /* interrupt on complete */
 286 #define QTD_CERR(tok)   (((tok)>>10) & 0x3)
 287 #define QTD_PID(tok)    (((tok)>>8) & 0x3)
 288 #define QTD_STS_ACTIVE  (1 << 7)        /* HC may execute this */
 289 #define QTD_STS_HALT    (1 << 6)        /* halted on error */
 290 #define QTD_STS_DBE     (1 << 5)        /* data buffer error (in HC) */
 291 #define QTD_STS_BABBLE  (1 << 4)        /* device was babbling (qtd halted) */
 292 #define QTD_STS_XACT    (1 << 3)        /* device gave illegal response */
 293 #define QTD_STS_MMF     (1 << 2)        /* incomplete split transaction */
 294 #define QTD_STS_STS     (1 << 1)        /* split transaction state */
 295 #define QTD_STS_PING    (1 << 0)        /* issue PING? */
 296
 297 #define ACTIVE_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_ACTIVE)
 298 #define HALT_BIT(ehci)          cpu_to_hc32(ehci, QTD_STS_HALT)
 299 #define STATUS_BIT(ehci)        cpu_to_hc32(ehci, QTD_STS_STS)
 300
 301         __hc32                  hw_buf [5];        /* see EHCI 3.5.4 */
 302         __hc32                  hw_buf_hi [5];        /* Appendix B */
 303
 304         /* the rest is HCD-private */
 305         dma_addr_t              qtd_dma;                /* qtd address */
 306         struct list_head        qtd_list;               /* sw qtd list */
 307         struct urb              *urb;                   /* qtd's urb */
 308         size_t                  length;                 /* length of buffer */
 309 } __attribute__ ((aligned (32)));
 310
 311 /* mask NakCnt+T in qh->hw_alt_next */
 312 #define QTD_MASK(ehci)  cpu_to_hc32 (ehci, ~0x1f)
 313
 314 #define IS_SHORT_READ(token) (QTD_LENGTH (token) != 0 && QTD_PID (token) == 1)
 315
 316 /*-------------------------------------------------------------------------*/
 317
 318 /* type tag from {qh,itd,sitd,fstn}->hw_next */
 319 #define Q_NEXT_TYPE(ehci,dma)   ((dma) & cpu_to_hc32(ehci, 3 << 1))
 320
 321 /*
 322  * Now the following defines are not converted using the
 323  * cpu_to_le32() macro anymore, since we have to support
 324  * "dynamic" switching between be and le support, so that the driver
 325  * can be used on one system with SoC EHCI controller using big-endian
 326  * descriptors as well as a normal little-endian PCI EHCI controller.
 327  */
 328 /* values for that type tag */
 329 #define Q_TYPE_ITD      (0 << 1)
 330 #define Q_TYPE_QH       (1 << 1)
 331 #define Q_TYPE_SITD     (2 << 1)
 332 #define Q_TYPE_FSTN     (3 << 1)
 333
 334 /* next async queue entry, or pointer to interrupt/periodic QH */
 335 #define QH_NEXT(ehci,dma)       (cpu_to_hc32(ehci, (((u32)dma)&~0x01f)|Q_TYPE_QH))
 336
 337 /* for periodic/async schedules and qtd lists, mark end of list */
 338 #define EHCI_LIST_END(ehci)     cpu_to_hc32(ehci, 1) /* "null pointer" to hw */
 339
 340 /*
 341  * Entries in periodic shadow table are pointers to one of four kinds
 342  * of data structure.  That's dictated by the hardware; a type tag is
 343  * encoded in the low bits of the hardware's periodic schedule.  Use
 344  * Q_NEXT_TYPE to get the tag.
 345  *
 346  * For entries in the async schedule, the type tag always says "qh".
 347  */
 348 union ehci_shadow {
 349         struct ehci_qh          *qh;            /* Q_TYPE_QH */
 350         struct ehci_itd         *itd;           /* Q_TYPE_ITD */
 351         struct ehci_sitd        *sitd;          /* Q_TYPE_SITD */
 352         struct ehci_fstn        *fstn;          /* Q_TYPE_FSTN */
 353         __hc32                  *hw_next;       /* (all types) */
 354         void                    *ptr;
 355 };
 356
 357 /*-------------------------------------------------------------------------*/
 358
 359 /*
 360  * EHCI Specification 0.95 Section 3.6
 361  * QH: describes control/bulk/interrupt endpoints
 362  * See Fig 3-7 "Queue Head Structure Layout".
 363  *
 364  * These appear in both the async and (for interrupt) periodic schedules.
 365  */
 366
 367 /* first part defined by EHCI spec */
 368 struct ehci_qh_hw {
 369         __hc32                  hw_next;        /* see EHCI 3.6.1 */
 370         __hc32                  hw_info1;       /* see EHCI 3.6.2 */
 371 #define QH_CONTROL_EP   (1 << 27)       /* FS/LS control endpoint */
 372 #define QH_HEAD         (1 << 15)       /* Head of async reclamation list */
 373 #define QH_TOGGLE_CTL   (1 << 14)       /* Data toggle control */
 374 #define QH_HIGH_SPEED   (2 << 12)       /* Endpoint speed */
 375 #define QH_LOW_SPEED    (1 << 12)
 376 #define QH_FULL_SPEED   (0 << 12)
 377 #define QH_INACTIVATE   (1 << 7)        /* Inactivate on next transaction */
 378         __hc32                  hw_info2;        /* see EHCI 3.6.2 */
 379 #define QH_SMASK        0x000000ff
 380 #define QH_CMASK        0x0000ff00
 381 #define QH_HUBADDR      0x007f0000
 382 #define QH_HUBPORT      0x3f800000
 383 #define QH_MULT         0xc0000000
 384         __hc32                  hw_current;     /* qtd list - see EHCI 3.6.4 */
 385
 386         /* qtd overlay (hardware parts of a struct ehci_qtd) */
 387         __hc32                  hw_qtd_next;
 388         __hc32                  hw_alt_next;
 389         __hc32                  hw_token;
 390         __hc32                  hw_buf [5];
 391         __hc32                  hw_buf_hi [5];
 392 } __attribute__ ((aligned(32)));
 393
 394 struct ehci_qh {
 395         struct ehci_qh_hw       *hw;            /* Must come first */
 396         /* the rest is HCD-private */
 397         dma_addr_t              qh_dma;         /* address of qh */
 398         union ehci_shadow       qh_next;        /* ptr to qh; or periodic */
 399         struct list_head        qtd_list;       /* sw qtd list */
 400         struct list_head        intr_node;      /* list of intr QHs */
 401         struct ehci_qtd         *dummy;
 402         struct list_head        unlink_node;
 403         struct ehci_per_sched   ps;             /* scheduling info */
 404
 405         unsigned                unlink_cycle;
 406
 407         u8                      qh_state;
 408 #define QH_STATE_LINKED         1               /* HC sees this */
 409 #define QH_STATE_UNLINK         2               /* HC may still see this */
 410 #define QH_STATE_IDLE           3               /* HC doesn't see this */
 411 #define QH_STATE_UNLINK_WAIT    4               /* LINKED and on unlink q */
 412 #define QH_STATE_COMPLETING     5               /* don't touch token.HALT */
 413
 414         u8                      xacterrs;       /* XactErr retry counter */
 415 #define QH_XACTERR_MAX          32              /* XactErr retry limit */
 416
 417         u8                      gap_uf;         /* uframes split/csplit gap */
 418
 419         unsigned                is_out:1;       /* bulk or intr OUT */
 420         unsigned                clearing_tt:1;  /* Clear-TT-Buf in progress */
 421         unsigned                dequeue_during_giveback:1;
 422         unsigned                exception:1;    /* got a fault, or an unlink
 423                                                    was requested */
 424 };
 425
 426 /*-------------------------------------------------------------------------*/
 427
 428 /* description of one iso transaction (up to 3 KB data if highspeed) */
 429 struct ehci_iso_packet {
 430         /* These will be copied to iTD when scheduling */
 431         u64                     bufp;           /* itd->hw_bufp{,_hi}[pg] |= */
 432         __hc32                  transaction;    /* itd->hw_transaction[i] |= */
 433         u8                      cross;          /* buf crosses pages */
 434         /* for full speed OUT splits */
 435         u32                     buf1;
 436 };
 437
 438 /* temporary schedule data for packets from iso urbs (both speeds)
 439  * each packet is one logical usb transaction to the device (not TT),
 440  * beginning at stream->next_uframe
 441  */
 442 struct ehci_iso_sched {
 443         struct list_head        td_list;
 444         unsigned                span;
 445         unsigned                first_packet;
 446         struct ehci_iso_packet  packet [0];
 447 };
 448
 449 /*
 450  * ehci_iso_stream - groups all (s)itds for this endpoint.
 451  * acts like a qh would, if EHCI had them for ISO.
 452  */
 453 struct ehci_iso_stream {
 454         /* first field matches ehci_hq, but is NULL */
 455         struct ehci_qh_hw       *hw;
 456
 457         u8                      bEndpointAddress;
 458         u8                      highspeed;
 459         struct list_head        td_list;        /* queued itds/sitds */
 460         struct list_head        free_list;      /* list of unused itds/sitds */
 461
 462         /* output of (re)scheduling */
 463         struct ehci_per_sched   ps;             /* scheduling info */
 464         unsigned                next_uframe;
 465         __hc32                  splits;
 466
 467         /* the rest is derived from the endpoint descriptor,
 468          * including the extra info for hw_bufp[0..2]
 469          */
 470         u16                     uperiod;        /* period in uframes */
 471         u16                     maxp;
 472         u16                     raw_mask;
 473         unsigned                bandwidth;
 474
 475         /* This is used to initialize iTD's hw_bufp fields */
 476         __hc32                  buf0;
 477         __hc32                  buf1;
 478         __hc32                  buf2;
 479
 480         /* this is used to initialize sITD's tt info */
 481         __hc32                  address;
 482 };
 483
 484 /*-------------------------------------------------------------------------*/
 485
 486 /*
 487  * EHCI Specification 0.95 Section 3.3
 488  * Fig 3-4 "Isochronous Transaction Descriptor (iTD)"
 489  *
 490  * Schedule records for high speed iso xfers
 491  */
 492 struct ehci_itd {
 493         /* first part defined by EHCI spec */
 494         __hc32                  hw_next;           /* see EHCI 3.3.1 */
 495         __hc32                  hw_transaction [8]; /* see EHCI 3.3.2 */
 496 #define EHCI_ISOC_ACTIVE        (1<<31)        /* activate transfer this slot */
 497 #define EHCI_ISOC_BUF_ERR       (1<<30)        /* Data buffer error */
 498 #define EHCI_ISOC_BABBLE        (1<<29)        /* babble detected */
 499 #define EHCI_ISOC_XACTERR       (1<<28)        /* XactErr - transaction error */
 500 #define EHCI_ITD_LENGTH(tok)    (((tok)>>16) & 0x0fff)
 501 #define EHCI_ITD_IOC            (1 << 15)       /* interrupt on complete */
 502
 503 #define ITD_ACTIVE(ehci)        cpu_to_hc32(ehci, EHCI_ISOC_ACTIVE)
 504
 505         __hc32                  hw_bufp [7];    /* see EHCI 3.3.3 */
 506         __hc32                  hw_bufp_hi [7]; /* Appendix B */
 507
 508         /* the rest is HCD-private */
 509         dma_addr_t              itd_dma;        /* for this itd */
 510         union ehci_shadow       itd_next;       /* ptr to periodic q entry */
 511
 512         struct urb              *urb;
 513         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 514         struct list_head        itd_list;       /* list of stream's itds */
 515
 516         /* any/all hw_transactions here may be used by that urb */
 517         unsigned                frame;          /* where scheduled */
 518         unsigned                pg;
 519         unsigned                index[8];       /* in urb->iso_frame_desc */
 520 } __attribute__ ((aligned (32)));
 521
 522 /*-------------------------------------------------------------------------*/
 523
 524 /*
 525  * EHCI Specification 0.95 Section 3.4
 526  * siTD, aka split-transaction isochronous Transfer Descriptor
 527  *       ... describe full speed iso xfers through TT in hubs
 528  * see Figure 3-5 "Split-transaction Isochronous Transaction Descriptor (siTD)
 529  */
 530 struct ehci_sitd {
 531         /* first part defined by EHCI spec */
 532         __hc32                  hw_next;
 533 /* uses bit field macros above - see EHCI 0.95 Table 3-8 */
 534         __hc32                  hw_fullspeed_ep;        /* EHCI table 3-9 */
 535         __hc32                  hw_uframe;              /* EHCI table 3-10 */
 536         __hc32                  hw_results;             /* EHCI table 3-11 */
 537 #define SITD_IOC        (1 << 31)       /* interrupt on completion */
 538 #define SITD_PAGE       (1 << 30)       /* buffer 0/1 */
 539 #define SITD_LENGTH(x)  (0x3ff & ((x)>>16))
 540 #define SITD_STS_ACTIVE (1 << 7)        /* HC may execute this */
 541 #define SITD_STS_ERR    (1 << 6)        /* error from TT */
 542 #define SITD_STS_DBE    (1 << 5)        /* data buffer error (in HC) */
 543 #define SITD_STS_BABBLE (1 << 4)        /* device was babbling */
 544 #define SITD_STS_XACT   (1 << 3)        /* illegal IN response */
 545 #define SITD_STS_MMF    (1 << 2)        /* incomplete split transaction */
 546 #define SITD_STS_STS    (1 << 1)        /* split transaction state */
 547
 548 #define SITD_ACTIVE(ehci)       cpu_to_hc32(ehci, SITD_STS_ACTIVE)
 549
 550         __hc32                  hw_buf [2];             /* EHCI table 3-12 */
 551         __hc32                  hw_backpointer;         /* EHCI table 3-13 */
 552         __hc32                  hw_buf_hi [2];          /* Appendix B */
 553
 554         /* the rest is HCD-private */
 555         dma_addr_t              sitd_dma;
 556         union ehci_shadow       sitd_next;      /* ptr to periodic q entry */
 557
 558         struct urb              *urb;
 559         struct ehci_iso_stream  *stream;        /* endpoint's queue */
 560         struct list_head        sitd_list;      /* list of stream's sitds */
 561         unsigned                frame;
 562         unsigned                index;
 563 } __attribute__ ((aligned (32)));
 564
 565 /*-------------------------------------------------------------------------*/
 566
 567 /*
 568  * EHCI Specification 0.96 Section 3.7
 569  * Periodic Frame Span Traversal Node (FSTN)
 570  *
 571  * Manages split interrupt transactions (using TT) that span frame boundaries
 572  * into uframes 0/1; see 4.12.2.2.  In those uframes, a "save place" FSTN
 573  * makes the HC jump (back) to a QH to scan for fs/ls QH completions until
 574  * it hits a "restore" FSTN; then it returns to finish other uframe 0/1 work.
 575  */
 576 struct ehci_fstn {
 577         __hc32                  hw_next;        /* any periodic q entry */
 578         __hc32                  hw_prev;        /* qh or EHCI_LIST_END */
 579
 580         /* the rest is HCD-private */
 581         dma_addr_t              fstn_dma;
 582         union ehci_shadow       fstn_next;      /* ptr to periodic q entry */
 583 } __attribute__ ((aligned (32)));
 584
 585 /*-------------------------------------------------------------------------*/
 586
 587 /* Prepare the PORTSC wakeup flags during controller suspend/resume */
 588
 589 #define ehci_prepare_ports_for_controller_suspend(ehci, do_wakeup)      \
 590                 ehci_adjust_port_wakeup_flags(ehci, true, do_wakeup);
 591
 592 #define ehci_prepare_ports_for_controller_resume(ehci)                  \
 593                 ehci_adjust_port_wakeup_flags(ehci, false, false);
 594
 595 /*-------------------------------------------------------------------------*/
 596
 597 #ifdef CONFIG_USB_EHCI_ROOT_HUB_TT
 598
 599 /*
 600  * Some EHCI controllers have a Transaction Translator built into the
 601  * root hub. This is a non-standard feature.  Each controller will need
 602  * to add code to the following inline functions, and call them as
 603  * needed (mostly in root hub code).
 604  */
 605
 606 #define ehci_is_TDI(e)                  (ehci_to_hcd(e)->has_tt)
 607
 608 /* Returns the speed of a device attached to a port on the root hub. */
 609 static inline unsigned int
 610 ehci_port_speed(struct ehci_hcd *ehci, unsigned int portsc)
 611 {
 612         if (ehci_is_TDI(ehci)) {
 613                 switch ((portsc >> (ehci->has_hostpc ? 25 : 26)) & 3) {
 614                 case 0:
 615                         return 0;
 616                 case 1:
 617                         return USB_PORT_STAT_LOW_SPEED;
 618                 case 2:
 619                 default:
 620                         return USB_PORT_STAT_HIGH_SPEED;
 621                 }
 622         }
 623         return USB_PORT_STAT_HIGH_SPEED;
 624 }
 625
 626 #else
 627
 628 #define ehci_is_TDI(e)                  (0)
 629
 630 #define ehci_port_speed(ehci, portsc)   USB_PORT_STAT_HIGH_SPEED
 631 #endif
 632
 633 /*-------------------------------------------------------------------------*/
 634
 635 #ifdef CONFIG_PPC_83xx
 636 /* Some Freescale processors have an erratum in which the TT
 637  * port number in the queue head was 0..N-1 instead of 1..N.
 638  */
 639 #define ehci_has_fsl_portno_bug(e)              ((e)->has_fsl_port_bug)
 640 #else
 641 #define ehci_has_fsl_portno_bug(e)              (0)
 642 #endif
 643
 644 /*
 645  * While most USB host controllers implement their registers in
 646  * little-endian format, a minority (celleb companion chip) implement
 647  * them in big endian format.
 648  *
 649  * This attempts to support either format at compile time without a
 650  * runtime penalty, or both formats with the additional overhead
 651  * of checking a flag bit.
 652  *
 653  * ehci_big_endian_capbase is a special quirk for controllers that
 654  * implement the HC capability registers as separate registers and not
 655  * as fields of a 32-bit register.
 656  */
 657
 658 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 659 #define ehci_big_endian_mmio(e)         ((e)->big_endian_mmio)
 660 #define ehci_big_endian_capbase(e)      ((e)->big_endian_capbase)
 661 #else
 662 #define ehci_big_endian_mmio(e)         0
 663 #define ehci_big_endian_capbase(e)      0
 664 #endif
 665
 666 /*
 667  * Big-endian read/write functions are arch-specific.
 668  * Other arches can be added if/when they're needed.
 669  */
 670 #if defined(CONFIG_ARM) && defined(CONFIG_ARCH_IXP4XX)
 671 #define readl_be(addr)          __raw_readl((__force unsigned *)addr)
 672 #define writel_be(val, addr)    __raw_writel(val, (__force unsigned *)addr)
 673 #endif
 674
 675 static inline unsigned int ehci_readl(const struct ehci_hcd *ehci,
 676                 __u32 __iomem * regs)
 677 {
 678 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 679         return ehci_big_endian_mmio(ehci) ?
 680                 readl_be(regs) :
 681                 readl(regs);
 682 #else
 683         return readl(regs);
 684 #endif
 685 }
 686
 687 static inline void ehci_writel(const struct ehci_hcd *ehci,
 688                 const unsigned int val, __u32 __iomem *regs)
 689 {
 690 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_MMIO
 691         ehci_big_endian_mmio(ehci) ?
 692                 writel_be(val, regs) :
 693                 writel(val, regs);
 694 #else
 695         writel(val, regs);
 696 #endif
 697 }
 698
 699 /*
 700  * On certain ppc-44x SoC there is a HW issue, that could only worked around with
 701  * explicit suspend/operate of OHCI. This function hereby makes sense only on that arch.
 702  * Other common bits are dependent on has_amcc_usb23 quirk flag.
 703  */
 704 #ifdef CONFIG_44x
 705 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 706 {
 707         u32 hc_control;
 708
 709         hc_control = (readl_be(ehci->ohci_hcctrl_reg) & ~OHCI_CTRL_HCFS);
 710         if (operational)
 711                 hc_control |= OHCI_USB_OPER;
 712         else
 713                 hc_control |= OHCI_USB_SUSPEND;
 714
 715         writel_be(hc_control, ehci->ohci_hcctrl_reg);
 716         (void) readl_be(ehci->ohci_hcctrl_reg);
 717 }
 718 #else
 719 static inline void set_ohci_hcfs(struct ehci_hcd *ehci, int operational)
 720 { }
 721 #endif
 722
 723 /*-------------------------------------------------------------------------*/
 724
 725 /*
 726  * The AMCC 440EPx not only implements its EHCI registers in big-endian
 727  * format, but also its DMA data structures (descriptors).
 728  *
 729  * EHCI controllers accessed through PCI work normally (little-endian
 730  * everywhere), so we won't bother supporting a BE-only mode for now.
 731  */
 732 #ifdef CONFIG_USB_EHCI_BIG_ENDIAN_DESC
 733 #define ehci_big_endian_desc(e)         ((e)->big_endian_desc)
 734
 735 /* cpu to ehci */
 736 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 737 {
 738         return ehci_big_endian_desc(ehci)
 739                 ? (__force __hc32)cpu_to_be32(x)
 740                 : (__force __hc32)cpu_to_le32(x);
 741 }
 742
 743 /* ehci to cpu */
 744 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 745 {
 746         return ehci_big_endian_desc(ehci)
 747                 ? be32_to_cpu((__force __be32)x)
 748                 : le32_to_cpu((__force __le32)x);
 749 }
 750
 751 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 752 {
 753         return ehci_big_endian_desc(ehci)
 754                 ? be32_to_cpup((__force __be32 *)x)
 755                 : le32_to_cpup((__force __le32 *)x);
 756 }
 757
 758 #else
 759
 760 /* cpu to ehci */
 761 static inline __hc32 cpu_to_hc32 (const struct ehci_hcd *ehci, const u32 x)
 762 {
 763         return cpu_to_le32(x);
 764 }
 765
 766 /* ehci to cpu */
 767 static inline u32 hc32_to_cpu (const struct ehci_hcd *ehci, const __hc32 x)
 768 {
 769         return le32_to_cpu(x);
 770 }
 771
 772 static inline u32 hc32_to_cpup (const struct ehci_hcd *ehci, const __hc32 *x)
 773 {
 774         return le32_to_cpup(x);
 775 }
 776
 777 #endif
 778
 779 /*-------------------------------------------------------------------------*/
 780
 781 #define ehci_dbg(ehci, fmt, args...) \
 782         dev_dbg(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 783 #define ehci_err(ehci, fmt, args...) \
 784         dev_err(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 785 #define ehci_info(ehci, fmt, args...) \
 786         dev_info(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 787 #define ehci_warn(ehci, fmt, args...) \
 788         dev_warn(ehci_to_hcd(ehci)->self.controller , fmt , ## args)
 789
 790
 791 #if !defined(DEBUG) && !defined(CONFIG_DYNAMIC_DEBUG)
 792 #define STUB_DEBUG_FILES
 793 #endif  /* !DEBUG && !CONFIG_DYNAMIC_DEBUG */
 794
 795 /*-------------------------------------------------------------------------*/
 796
 797 /* Declarations of things exported for use by ehci platform drivers */
 798
 799 struct ehci_driver_overrides {
 800         size_t          extra_priv_size;
 801         int             (*reset)(struct usb_hcd *hcd);
 802 };
 803
 804 extern void     ehci_init_driver(struct hc_driver *drv,
 805                                 const struct ehci_driver_overrides *over);
 806 extern int      ehci_setup(struct usb_hcd *hcd);
 807 extern int      ehci_handshake(struct ehci_hcd *ehci, void __iomem *ptr,
 808                                 u32 mask, u32 done, int usec);
 809
 810 #ifdef CONFIG_PM
 811 extern int      ehci_suspend(struct usb_hcd *hcd, bool do_wakeup);
 812 extern int      ehci_resume(struct usb_hcd *hcd, bool hibernated);
 813 #endif  /* CONFIG_PM */
 814
 815 #endif /* __LINUX_EHCI_HCD_H */