drivers/staging/mrst/drv/psb_drv.h

   1 /**************************************************************************
   2  * Copyright (c) 2007-2008, Intel Corporation.
   3  * All Rights Reserved.
   4  *
   5  * This program is free software; you can redistribute it and/or modify it
   6  * under the terms and conditions of the GNU General Public License,
   7  * version 2, as published by the Free Software Foundation.
   8  *
   9  * This program is distributed in the hope it will be useful, but WITHOUT
  10  * ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  11  * FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  12  * more details.
  13  *
  14  * You should have received a copy of the GNU General Public License along with
  15  * this program; if not, write to the Free Software Foundation, Inc.,
  16  * 51 Franklin St - Fifth Floor, Boston, MA 02110-1301 USA.
  17  *
  18  **************************************************************************/
  19
  20 #ifndef _PSB_DRV_H_
  21 #define _PSB_DRV_H_
  22
  23 #include <linux/version.h>
  24
  25 #include <drm/drmP.h>
  26 #include <drm/drm_global.h>
  27 #include "sys_pvr_drm_export.h"
  28 #include "psb_drm.h"
  29 #include "psb_reg.h"
  30 #include "psb_schedule.h"
  31 #include "psb_intel_drv.h"
  32 #include "psb_hotplug.h"
  33 #include "psb_gtt.h"
  34 #include "psb_powermgmt.h"
  35 #include "ttm/ttm_object.h"
  36 #include "psb_ttm_fence_driver.h"
  37 #include "psb_ttm_userobj_api.h"
  38 #include "ttm/ttm_bo_driver.h"
  39 #include "ttm/ttm_lock.h"
  40 #include "psb_irq.h"
  41 #include "psb_intel_reg.h"
  42
  43 #ifdef CONFIG_EARLYSUSPEND
  44 #include <linux/earlysuspend.h>
  45 #endif
  46
  47 /*IMG headers*/
  48 #include "private_data.h"
  49 #include "pvr_drm.h"
  50
  51 #include "mdfld_hdmi_audio_if.h"
  52
  53 #include "drm_flip.h"
  54
  55 /*Append new drm mode definition here, align with libdrm definition*/
  56 #define DRM_MODE_SCALE_NO_SCALE   2
  57
  58 extern struct ttm_bo_driver psb_ttm_bo_driver;
  59
  60 enum {
  61         CHIP_PSB_8108 = 0,
  62         CHIP_PSB_8109 = 1,
  63         CHIP_MRST_4100 = 2,
  64         CHIP_MDFLD_0130 = 3
  65 };
  66
  67 enum panel_type {
  68         TPO_CMD,
  69         TPO_VID,
  70         TMD_CMD,
  71         TMD_VID,
  72         TMD_6X10_VID,
  73         H8C7_VID,
  74         H8C7_CMD,
  75         AUO_SC1_VID,
  76         AUO_SC1_CMD,
  77         GI_SONY_VID,
  78         GI_SONY_CMD,
  79         PYR_CMD,
  80         PYR_VID,
  81         TPO,
  82         TMD,
  83         PYR,
  84         HDMI,
  85         GCT_DETECT
  86 };
  87
  88 #define PCI_ID_TOPAZ_DISABLED 0x4101
  89
  90 /*
  91  *Hardware bugfixes
  92  */
  93
  94 #define FIX_TG_16
  95 #define FIX_TG_2D_CLOCKGATE
  96
  97 #define DRIVER_NAME "pvrsrvkm"
  98 #define DRIVER_DESC "drm driver for the Intel GMA500"
  99 #define DRIVER_AUTHOR "Intel Corporation"
 100 #define OSPM_PROC_ENTRY "ospm"
 101 #define RTPM_PROC_ENTRY "rtpm"
 102 #define BLC_PROC_ENTRY "mrst_blc"
 103 #define DISPLAY_PROC_ENTRY "display_status"
 104
 105 #define PSB_DRM_DRIVER_DATE "2009-03-10"
 106 #define PSB_DRM_DRIVER_MAJOR 8
 107 #define PSB_DRM_DRIVER_MINOR 1
 108 #define PSB_DRM_DRIVER_PATCHLEVEL 0
 109
 110 /*
 111  *TTM driver private offsets.
 112  */
 113
 114 #define DRM_PSB_FILE_PAGE_OFFSET (0x100000000ULL >> PAGE_SHIFT)
 115
 116 #define PSB_OBJECT_HASH_ORDER 13
 117 #define PSB_FILE_OBJECT_HASH_ORDER 12
 118 #define PSB_BO_HASH_ORDER 12
 119
 120 #define PSB_VDC_OFFSET           0x00000000
 121 #define PSB_VDC_SIZE             0x000080000
 122 #define MRST_MMIO_SIZE           0x0000C0000
 123 #define MDFLD_MMIO_SIZE          0x000100000
 124 #define PSB_SGX_SIZE             0x8000
 125 #define PSB_SGX_OFFSET           0x00040000
 126 #ifdef CONFIG_MDFD_GL3
 127 #define MDFLD_GL3_OFFSET         0x00000000
 128 #define MDFLD_GL3_SIZE           0x00040000
 129 #endif
 130 #define MRST_SGX_OFFSET          0x00080000
 131 #define PSB_MMIO_RESOURCE        0
 132 #define PSB_GATT_RESOURCE        2
 133 #define PSB_GTT_RESOURCE         3
 134 #define PSB_GMCH_CTRL            0x52
 135 #define PSB_BSM                  0x5C
 136 #define _PSB_GMCH_ENABLED        0x4
 137 #define PSB_PGETBL_CTL           0x2020
 138 #define _PSB_PGETBL_ENABLED      0x00000001
 139 #define PSB_SGX_2D_SLAVE_PORT    0x4000
 140 #define PSB_TT_PRIV0_LIMIT       (256*1024*1024)
 141 #define PSB_TT_PRIV0_PLIMIT      (PSB_TT_PRIV0_LIMIT >> PAGE_SHIFT)
 142 #define PSB_NUM_VALIDATE_BUFFERS 2048
 143
 144 #define PSB_MEM_MMU_START       0x00000000
 145 #define PSB_MEM_TT_START        0xE0000000
 146
 147 #define PSB_GL3_CACHE_CTL       0x2100
 148 #define PSB_GL3_CACHE_STAT      0x2108
 149
 150 /*
 151  *Flags for external memory type field.
 152  */
 153
 154 #define MRST_MSVDX_OFFSET       0x90000 /*MSVDX Base offset */
 155 #define PSB_MSVDX_OFFSET        0x50000 /*MSVDX Base offset */
 156 /* MSVDX MMIO region is 0x50000 - 0x57fff ==> 32KB */
 157 #define PSB_MSVDX_SIZE          0x10000
 158
 159 #define LNC_TOPAZ_OFFSET        0xA0000
 160 #define PNW_TOPAZ_OFFSET        0xC0000
 161 #define PNW_GL3_OFFSET          0xB0000
 162 #define LNC_TOPAZ_SIZE          0x10000
 163 #define PNW_TOPAZ_SIZE          0x30000 /* PNW VXE285 has two cores */
 164 #define PSB_MMU_CACHED_MEMORY     0x0001        /* Bind to MMU only */
 165 #define PSB_MMU_RO_MEMORY         0x0002        /* MMU RO memory */
 166 #define PSB_MMU_WO_MEMORY         0x0004        /* MMU WO memory */
 167
 168 /*
 169  *PTE's and PDE's
 170  */
 171
 172 #define PSB_PDE_MASK              0x003FFFFF
 173 #define PSB_PDE_SHIFT             22
 174 #define PSB_PTE_SHIFT             12
 175
 176 #define PSB_PTE_VALID             0x0001        /* PTE / PDE valid */
 177 #define PSB_PTE_WO                0x0002        /* Write only */
 178 #define PSB_PTE_RO                0x0004        /* Read only */
 179 #define PSB_PTE_CACHED            0x0008        /* CPU cache coherent */
 180
 181 /*
 182  *VDC registers and bits
 183  */
 184 #define PSB_MSVDX_CLOCKGATING     0x2064
 185 #define PSB_TOPAZ_CLOCKGATING     0x2068
 186 #define PSB_HWSTAM                0x2098
 187 #define PSB_INSTPM                0x20C0
 188 #define PSB_INT_IDENTITY_R        0x20A4
 189 #define _MDFLD_PIPEC_EVENT_FLAG   (1<<2)
 190 #define _MDFLD_PIPEC_VBLANK_FLAG  (1<<3)
 191 #define _PSB_DPST_PIPEB_FLAG      (1<<4)
 192 #define _MDFLD_PIPEB_EVENT_FLAG   (1<<4)
 193 #define _PSB_VSYNC_PIPEB_FLAG     (1<<5)
 194 #define _PSB_DPST_PIPEA_FLAG      (1<<6)
 195 #define _PSB_PIPEA_EVENT_FLAG     (1<<6)
 196 #define _PSB_VSYNC_PIPEA_FLAG     (1<<7)
 197 #define _MDFLD_MIPIA_FLAG         (1<<16)
 198 #define _MDFLD_MIPIC_FLAG         (1<<17)
 199 #define _PSB_IRQ_SGX_FLAG         (1<<18)
 200 #define _PSB_IRQ_MSVDX_FLAG       (1<<19)
 201 #define _LNC_IRQ_TOPAZ_FLAG       (1<<20)
 202 #ifdef CONFIG_MDFD_GL3
 203 #define _MDFLD_GL3_IRQ_FLAG       (1<<21)
 204 #define _MDFLD_GL3_ECC_FLAG       (1<<2)  /* unrecoverable ecc error.  We must flush and reset */
 205 #endif
 206
 207 /* This flag includes all the display IRQ bits excepts the vblank irqs. */
 208 #define _MDFLD_DISP_ALL_IRQ_FLAG (_MDFLD_PIPEC_EVENT_FLAG | _MDFLD_PIPEB_EVENT_FLAG | \
 209         _PSB_PIPEA_EVENT_FLAG | _PSB_VSYNC_PIPEA_FLAG | _MDFLD_MIPIA_FLAG | _MDFLD_MIPIC_FLAG)
 210 #define PSB_INT_IDENTITY_R        0x20A4
 211 #define PSB_INT_MASK_R            0x20A8
 212 #define PSB_INT_ENABLE_R          0x20A0
 213
 214 #define _PSB_MMU_ER_MASK      0x0001FF00
 215 #define _PSB_MMU_ER_HOST      (1 << 16)
 216 #define GPIOA                   0x5010
 217 #define GPIOB                   0x5014
 218 #define GPIOC                   0x5018
 219 #define GPIOD                   0x501c
 220 #define GPIOE                   0x5020
 221 #define GPIOF                   0x5024
 222 #define GPIOG                   0x5028
 223 #define GPIOH                   0x502c
 224 #define GPIO_CLOCK_DIR_MASK             (1 << 0)
 225 #define GPIO_CLOCK_DIR_IN               (0 << 1)
 226 #define GPIO_CLOCK_DIR_OUT              (1 << 1)
 227 #define GPIO_CLOCK_VAL_MASK             (1 << 2)
 228 #define GPIO_CLOCK_VAL_OUT              (1 << 3)
 229 #define GPIO_CLOCK_VAL_IN               (1 << 4)
 230 #define GPIO_CLOCK_PULLUP_DISABLE       (1 << 5)
 231 #define GPIO_DATA_DIR_MASK              (1 << 8)
 232 #define GPIO_DATA_DIR_IN                (0 << 9)
 233 #define GPIO_DATA_DIR_OUT               (1 << 9)
 234 #define GPIO_DATA_VAL_MASK              (1 << 10)
 235 #define GPIO_DATA_VAL_OUT               (1 << 11)
 236 #define GPIO_DATA_VAL_IN                (1 << 12)
 237 #define GPIO_DATA_PULLUP_DISABLE        (1 << 13)
 238
 239 #define VCLK_DIVISOR_VGA0   0x6000
 240 #define VCLK_DIVISOR_VGA1   0x6004
 241 #define VCLK_POST_DIV       0x6010
 242
 243 #define PSB_COMM_2D (PSB_ENGINE_2D << 4)
 244 #define PSB_COMM_3D (PSB_ENGINE_3D << 4)
 245 #define PSB_COMM_TA (PSB_ENGINE_TA << 4)
 246 #define PSB_COMM_HP (PSB_ENGINE_HP << 4)
 247 #define PSB_COMM_USER_IRQ (1024 >> 2)
 248 #define PSB_COMM_USER_IRQ_LOST (PSB_COMM_USER_IRQ + 1)
 249 #define PSB_COMM_FW (2048 >> 2)
 250
 251 #define PSB_UIRQ_VISTEST               1
 252 #define PSB_UIRQ_OOM_REPLY             2
 253 #define PSB_UIRQ_FIRE_TA_REPLY         3
 254 #define PSB_UIRQ_FIRE_RASTER_REPLY     4
 255
 256 #define PSB_2D_SIZE (256*1024*1024)
 257 #define PSB_MAX_RELOC_PAGES 1024
 258
 259 #define PSB_LOW_REG_OFFS 0x0204
 260 #define PSB_HIGH_REG_OFFS 0x0600
 261
 262 #define PSB_NUM_VBLANKS 2
 263
 264
 265 #define PSB_2D_SIZE (256*1024*1024)
 266 #define PSB_MAX_RELOC_PAGES 1024
 267
 268 #define PSB_LOW_REG_OFFS 0x0204
 269 #define PSB_HIGH_REG_OFFS 0x0600
 270
 271 #define PSB_NUM_VBLANKS 2
 272 #define PSB_WATCHDOG_DELAY (DRM_HZ * 2)
 273 #define PSB_LID_DELAY (DRM_HZ / 10)
 274
 275 #define MDFLD_PNW_A0 0x00
 276 #define MDFLD_PNW_B0 0x04
 277 #define MDFLD_PNW_C0 0x08
 278
 279 #define MDFLD_DSR_2D_3D_0       BIT(0)
 280 #define MDFLD_DSR_2D_3D_2       BIT(1)
 281 #define MDFLD_DSR_CURSOR_0      BIT(2)
 282 #define MDFLD_DSR_CURSOR_2      BIT(3)
 283 #define MDFLD_DSR_OVERLAY_0     BIT(4)
 284 #define MDFLD_DSR_OVERLAY_2     BIT(5)
 285 #define MDFLD_DSR_MIPI_CONTROL  BIT(6)
 286 #define MDFLD_DSR_DAMAGE_MASK_0 (BIT(0) | BIT(2) | BIT(4))
 287 #define MDFLD_DSR_DAMAGE_MASK_2 (BIT(1) | BIT(3) | BIT(5))
 288 #define MDFLD_DSR_2D_3D         (MDFLD_DSR_2D_3D_0 | MDFLD_DSR_2D_3D_2)
 289
 290 #define MDFLD_DSR_RR 45
 291 #define MDFLD_DPU_ENABLE BIT(31)
 292 #define MDFLD_DSR_FULLSCREEN BIT(30)
 293 #define MDFLD_DSR_DELAY (DRM_HZ / MDFLD_DSR_RR)
 294
 295 #define PSB_PWR_STATE_ON                1
 296 #define PSB_PWR_STATE_OFF               2
 297
 298 #define PSB_PMPOLICY_NOPM               0
 299 #define PSB_PMPOLICY_CLOCKGATING        1
 300 #define PSB_PMPOLICY_POWERDOWN          2
 301
 302 #define PSB_PMSTATE_POWERUP             0
 303 #define PSB_PMSTATE_CLOCKGATED          1
 304 #define PSB_PMSTATE_POWERDOWN           2
 305 #define PSB_PCIx_MSI_ADDR_LOC           0x94
 306 #define PSB_PCIx_MSI_DATA_LOC           0x98
 307
 308 #define MDFLD_PLANE_MAX_WIDTH           2048
 309 #define MDFLD_PLANE_MAX_HEIGHT          2048
 310
 311 /**
 312  *struct psb_context
 313  *
 314  *@buffers:      array of pre-allocated validate buffers.
 315  *@used_buffers: number of buffers in @buffers array currently in use.
 316  *@validate_buffer: buffers validated from user-space.
 317  *@kern_validate_buffers : buffers validated from kernel-space.
 318  *@fence_flags : Fence flags to be used for fence creation.
 319  *
 320  *This structure is used during execbuf validation.
 321  */
 322
 323 struct psb_context {
 324         struct psb_validate_buffer *buffers;
 325         uint32_t used_buffers;
 326         struct list_head validate_list;
 327         struct list_head kern_validate_list;
 328         uint32_t fence_types;
 329 };
 330
 331 struct psb_validate_buffer;
 332
 333 struct psb_msvdx_cmd_queue {
 334         struct list_head head;
 335         void *cmd;
 336         unsigned long cmd_size;
 337         uint32_t sequence;
 338 };
 339
 340 /* Currently defined entrypoints */
 341 enum VAEntrypoint {
 342         VAEntrypointVLD         = 1,
 343         VAEntrypointIZZ         = 2,
 344         VAEntrypointIDCT        = 3,
 345         VAEntrypointMoComp      = 4,
 346         VAEntrypointDeblocking  = 5,
 347         VAEntrypointEncSlice    = 6,    /* slice level encode */
 348         VAEntrypointEncPicture  = 7     /* pictuer encode, JPEG, etc */
 349 };
 350
 351 struct psb_video_ctx {
 352         struct list_head head;
 353         struct file *filp; /* DRM device file pointer */
 354         int ctx_type; /* profile<<8|entrypoint */
 355         /* todo: more context specific data for multi-context support */
 356 };
 357
 358 typedef int (*pfn_vsync_handler)(struct drm_device* dev, int pipe);
 359
 360
 361 #define MODE_SETTING_IN_CRTC    0x1
 362 #define MODE_SETTING_IN_ENCODER 0x2
 363 #define MODE_SETTING_ON_GOING   0x3
 364 #define MODE_SETTING_IN_DSR     0x4
 365 #define MODE_SETTING_ENCODER_DONE 0x8
 366 #define GCT_R10_HEADER_SIZE     16
 367 #define GCT_R10_DISPLAY_DESC_SIZE       28
 368
 369 struct drm_psb_private {
 370         /*
 371          * DSI info.
 372          */
 373         void * dbi_dsr_info;
 374 #ifdef CONFIG_MDFLD_DSI_DPU
 375         void * dbi_dpu_info;
 376 #endif
 377         void * dsi_configs[2];
 378
 379         struct work_struct te_work;
 380         int te_pipe;
 381
 382         /*
 383          *TTM Glue.
 384          */
 385
 386         struct drm_global_reference mem_global_ref;
 387         struct ttm_bo_global_ref bo_global_ref;
 388         int has_global;
 389
 390         struct drm_device *dev;
 391         struct ttm_object_device *tdev;
 392         struct ttm_fence_device fdev;
 393         struct ttm_bo_device bdev;
 394         struct ttm_lock ttm_lock;
 395         struct vm_operations_struct *ttm_vm_ops;
 396         int has_fence_device;
 397         int has_bo_device;
 398
 399         unsigned long chipset;
 400
 401         struct drm_psb_dev_info_arg dev_info;
 402
 403         struct psb_gtt *pg;
 404
 405         /*GTT Memory manager*/
 406         struct psb_gtt_mm *gtt_mm;
 407
 408         struct page *scratch_page;
 409         uint32_t sequence[PSB_NUM_ENGINES];
 410         uint32_t last_sequence[PSB_NUM_ENGINES];
 411         uint32_t last_submitted_seq[PSB_NUM_ENGINES];
 412
 413         struct psb_mmu_driver *mmu;
 414         struct psb_mmu_pd *pf_pd;
 415
 416         uint8_t *sgx_reg;
 417         uint8_t __iomem *vdc_reg;
 418 #ifdef CONFIG_MDFD_GL3
 419         uint8_t *gl3_reg;
 420 #endif
 421         uint32_t gatt_free_offset;
 422
 423         /* IMG video context */
 424         struct list_head video_ctx;
 425         /* Current video context */
 426         struct psb_video_ctx *topaz_ctx;
 427         struct psb_video_ctx *msvdx_ctx;
 428         /* previous vieo context */
 429         struct psb_video_ctx *last_topaz_ctx;
 430         struct psb_video_ctx *last_msvdx_ctx;
 431
 432         /*
 433          *MSVDX
 434          */
 435         uint8_t *msvdx_reg;
 436         atomic_t msvdx_mmu_invaldc;
 437         void *msvdx_private;
 438
 439         /*
 440          *TOPAZ
 441          */
 442         uint8_t *topaz_reg;
 443         void *topaz_private;
 444         uint8_t topaz_disabled;
 445         uint32_t video_device_fuse;
 446         atomic_t topaz_mmu_invaldc;
 447
 448         /*
 449          *Fencing / irq.
 450          */
 451
 452         uint32_t vdc_irq_mask;
 453         uint32_t pipestat[PSB_NUM_PIPE];
 454         bool vblanksEnabledForFlips;
 455
 456         spinlock_t irqmask_lock;
 457         spinlock_t sequence_lock;
 458
 459         /*
 460          *Modesetting
 461          */
 462         struct psb_intel_mode_device mode_dev;
 463
 464         struct drm_crtc *plane_to_crtc_mapping[PSB_NUM_PIPE];
 465         struct drm_crtc *pipe_to_crtc_mapping[PSB_NUM_PIPE];
 466         uint32_t num_pipe;
 467
 468         /*
 469          * CI share buffer
 470          */
 471         unsigned int ci_region_start;
 472         unsigned int ci_region_size;
 473
 474         /*
 475          * RAR share buffer;
 476          */
 477         unsigned int rar_region_start;
 478         unsigned int rar_region_size;
 479
 480         /*
 481          *Memory managers
 482          */
 483
 484         int have_camera;
 485         int have_rar;
 486         int have_tt;
 487         int have_mem_mmu;
 488         struct mutex temp_mem;
 489
 490         /*
 491          *Relocation buffer mapping.
 492          */
 493
 494         spinlock_t reloc_lock;
 495         unsigned int rel_mapped_pages;
 496         wait_queue_head_t rel_mapped_queue;
 497
 498         /*
 499          *SAREA
 500          */
 501         struct drm_psb_sarea *sarea_priv;
 502
 503         /*
 504          * Sizes info
 505          */
 506
 507         struct drm_psb_sizes_arg sizes;
 508
 509         uint32_t fuse_reg_value;
 510
 511         /* vbt (gct) header information*/
 512         struct mrst_vbt vbt_data;
 513         /* info that is stored from the gct */
 514         struct gct_ioctl_arg gct_data;
 515         enum panel_type panel_id;
 516
 517         /* pci revision id for B0:D2:F0 */
 518         uint8_t platform_rev_id;
 519
 520         /*
 521          *LVDS info
 522          */
 523         int backlight_duty_cycle;       /* restore backlight to this value */
 524         bool panel_wants_dither;
 525         struct drm_display_mode *panel_fixed_mode;
 526         struct drm_display_mode *lfp_lvds_vbt_mode;
 527         struct drm_display_mode *sdvo_lvds_vbt_mode;
 528
 529         struct bdb_lvds_backlight *lvds_bl; /*LVDS backlight info from VBT*/
 530         struct psb_intel_i2c_chan *lvds_i2c_bus;
 531
 532         /*
 533          * HDMI info
 534          */
 535         struct android_hdmi_priv *hdmi_priv;
 536         /* TODO: choose either hdmi_present or HDMI_enable in this struct.*/
 537         uint32_t hdmi_present;
 538         bool hdmi_audio_busy;
 539
 540         /* Feature bits from the VBIOS*/
 541         unsigned int int_tv_support:1;
 542         unsigned int lvds_dither:1;
 543         unsigned int lvds_vbt:1;
 544         unsigned int int_crt_support:1;
 545         unsigned int lvds_use_ssc:1;
 546         int lvds_ssc_freq;
 547         bool is_lvds_on;
 548
 549 /* MRST private date start */
 550 /*FIXME JLIU7 need to revisit */
 551         unsigned int core_freq;
 552         uint32_t iLVDS_enable;
 553
 554         /* pipe config register value */
 555         uint32_t pipeconf;
 556         uint32_t pipeconf1;
 557         uint32_t pipeconf2;
 558
 559         /* plane control register value */
 560         uint32_t dspcntr;
 561         uint32_t dspcntr1;
 562         uint32_t dspcntr2;
 563
 564         /* MRST_DSI private date start */
 565         struct work_struct dsi_work;
 566
 567         /*
 568          *MRST DSI info
 569          */
 570
 571         /* The DPI panel power on */
 572         bool dpi_panel_on;
 573
 574         /* The DBI panel power on */
 575         bool dbi_panel_on;
 576
 577         /* The DPI display */
 578         bool dpi;
 579
 580         enum mipi_panel_type panel_make;
 581
 582         /* Set if MIPI encoder wants to control plane/pipe */
 583         bool dsi_plane_pipe_control;
 584
 585         /* status */
 586         uint32_t videoModeFormat:2;
 587         uint32_t laneCount:3;
 588         uint32_t channelNumber:2;
 589         uint32_t status_reserved:25;
 590
 591         /* dual display - DPI & DBI */
 592         bool dual_display;
 593
 594         /* HS or LP transmission */
 595         bool lp_transmission;
 596
 597         /* configuration phase */
 598         bool config_phase;
 599
 600         /* first boot phase */
 601         bool first_boot;
 602
 603         bool is_mipi_on;
 604
 605         /* DSI clock */
 606         uint32_t RRate;
 607         uint32_t DDR_Clock;
 608         uint32_t DDR_Clock_Calculated;
 609         uint32_t ClockBits;
 610
 611         /* DBI Buffer pointer */
 612         u32 DBI_CB_phys;
 613         u8 *p_DBI_commandBuffer;
 614         uint32_t DBI_CB_pointer;
 615         u8 *p_DBI_dataBuffer_orig;
 616         u8 *p_DBI_dataBuffer;
 617         uint32_t DBI_DB_pointer;
 618
 619         /* DSI panel spec */
 620         uint32_t pixelClock;
 621         uint32_t HsyncWidth;
 622         uint32_t HbackPorch;
 623         uint32_t HfrontPorch;
 624         uint32_t HactiveArea;
 625         uint32_t VsyncWidth;
 626         uint32_t VbackPorch;
 627         uint32_t VfrontPorch;
 628         uint32_t VactiveArea;
 629         uint32_t bpp:5;
 630         uint32_t Reserved:27;
 631 /* MRST_DSI private date end */
 632
 633 /* MDFLD_DSI private date start */
 634         /* dual display - DPI & DBI */
 635         bool dual_mipi;
 636         uint32_t ksel;
 637         uint32_t mipi_lane_config;
 638         uint32_t mipi_ctrl_display;
 639         /*
 640          *MRST DSI info
 641          */
 642         /* The DPI panel power on */
 643         bool dpi_panel_on2;
 644
 645         /* The DBI panel power on */
 646         bool dbi_panel_on2;
 647
 648         /*
 649          * PANEL BRIGHTNESS
 650          */
 651         int brightness;
 652         int brightness_adjusted;
 653
 654         /* The DPI display */
 655         bool dpi2;
 656
 657         /* status */
 658         uint32_t videoModeFormat2:2;
 659         uint32_t laneCount2:3;
 660         uint32_t channelNumber2:2;
 661         uint32_t status_reserved2:25;
 662
 663         /* HS or LP transmission */
 664         bool lp_transmission2;
 665
 666         /* configuration phase */
 667         bool config_phase2;
 668
 669         /* DSI clock */
 670         uint32_t RRate2;
 671         uint32_t DDR_Clock2;
 672         uint32_t DDR_Clock_Calculated2;
 673         uint32_t ClockBits2;
 674
 675         /* DBI Buffer pointer */
 676         u32 DBI_CB_phys2;
 677         u8 *p_DBI_commandBuffer2;
 678         uint32_t DBI_CB_pointer2;
 679         u8 *p_DBI_dataBuffer_orig2;
 680         u8 *p_DBI_dataBuffer2;
 681
 682         /* DSI panel spec */
 683         uint32_t pixelClock2;
 684         uint32_t HsyncWidth2;
 685         uint32_t HbackPorch2;
 686         uint32_t HfrontPorch2;
 687         uint32_t HactiveArea2;
 688         uint32_t VsyncWidth2;
 689         uint32_t VbackPorch2;
 690         uint32_t VfrontPorch2;
 691         uint32_t VactiveArea2;
 692         uint32_t bpp2:5;
 693         uint32_t Reserved2:27;
 694         struct mdfld_dsi_dbi_output * dbi_output;
 695         struct mdfld_dsi_dbi_output * dbi_output2;
 696 /* MDFLD_DSI private date end */
 697
 698 #ifdef CONFIG_EARLYSUSPEND
 699         struct early_suspend early_suspend;
 700 #endif
 701
 702         /*
 703          *Register state
 704          */
 705         struct psb_pipe_regs {
 706                 uint32_t htotal;
 707                 uint32_t hblank;
 708                 uint32_t hsync;
 709                 uint32_t vtotal;
 710                 uint32_t vblank;
 711                 uint32_t vsync;
 712                 uint32_t src;
 713                 uint32_t dsp_stride;
 714                 uint32_t dsp_line_offs;
 715                 uint32_t dsp_tile_offs;
 716                 uint32_t dsp_size;
 717                 uint32_t dsp_pos;
 718                 uint32_t dsp_surf;
 719                 uint32_t dsp_status;
 720                 uint32_t dsp_cntr;
 721                 uint32_t pipe_conf;
 722                 uint32_t pll_ctrl;
 723                 uint32_t pll_div;
 724                 uint32_t mipi_ctrl;
 725                 uint32_t palette[256];
 726         } pipe_regs[PSB_PIPE_NUM];
 727
 728         uint32_t saveFPA1;
 729         uint32_t saveDPLL_A_MD;
 730         uint32_t saveDSPABASE;
 731         uint32_t saveFPB1;
 732         uint32_t saveDPLL_B_MD;
 733         uint32_t saveDSPBBASE;
 734         uint32_t saveVCLK_DIVISOR_VGA0;
 735         uint32_t saveVCLK_DIVISOR_VGA1;
 736         uint32_t saveVCLK_POST_DIV;
 737         uint32_t saveVGACNTRL;
 738         uint32_t saveADPA;
 739         uint32_t saveLVDS;
 740         uint32_t saveDVOA;
 741         uint32_t saveDVOB;
 742         uint32_t saveDVOC;
 743         uint32_t savePP_ON;
 744         uint32_t savePP_OFF;
 745         uint32_t savePP_CONTROL;
 746         uint32_t savePP_CYCLE;
 747         uint32_t savePFIT_CONTROL;
 748         uint32_t savePaletteA[256];
 749         uint32_t savePaletteB[256];
 750         uint32_t saveBLC_PWM_CTL2;
 751         uint32_t saveBLC_PWM_CTL;
 752         uint32_t saveCLOCKGATING;
 753         uint32_t saveDSPARB;
 754         uint32_t saveDSPAADDR;
 755         uint32_t saveDSPBADDR;
 756         uint32_t savePFIT_AUTO_RATIOS;
 757         uint32_t savePFIT_PGM_RATIOS;
 758         uint32_t savePP_ON_DELAYS;
 759         uint32_t savePP_OFF_DELAYS;
 760         uint32_t savePP_DIVISOR;
 761         uint32_t saveBSM;
 762         uint32_t saveVBT;
 763         uint32_t saveBCLRPAT_A;
 764         uint32_t saveBCLRPAT_B;
 765         uint32_t savePERF_MODE;
 766         uint32_t saveDSPFW1;
 767         uint32_t saveDSPFW2;
 768         uint32_t saveDSPFW3;
 769         uint32_t saveDSPFW4;
 770         uint32_t saveDSPFW5;
 771         uint32_t saveDSPFW6;
 772         uint32_t saveCHICKENBIT;
 773         uint32_t saveDSPACURSOR_CTRL;
 774         uint32_t saveDSPBCURSOR_CTRL;
 775         uint32_t saveDSPACURSOR_BASE;
 776         uint32_t saveDSPBCURSOR_BASE;
 777         uint32_t saveDSPACURSOR_POS;
 778         uint32_t saveDSPBCURSOR_POS;
 779         uint32_t saveOV_OVADD;
 780         uint32_t saveOV_OGAMC0;
 781         uint32_t saveOV_OGAMC1;
 782         uint32_t saveOV_OGAMC2;
 783         uint32_t saveOV_OGAMC3;
 784         uint32_t saveOV_OGAMC4;
 785         uint32_t saveOV_OGAMC5;
 786         uint32_t saveOVC_OVADD;
 787         uint32_t saveOVC_OGAMC0;
 788         uint32_t saveOVC_OGAMC1;
 789         uint32_t saveOVC_OGAMC2;
 790         uint32_t saveOVC_OGAMC3;
 791         uint32_t saveOVC_OGAMC4;
 792         uint32_t saveOVC_OGAMC5;
 793
 794         /*
 795          * extra MDFLD Register state
 796          */
 797         uint32_t saveHDMIPHYMISCCTL;
 798         uint32_t saveHDMIB_CONTROL;
 799         uint32_t saveDSPCCURSOR_CTRL;
 800         uint32_t saveDSPCCURSOR_BASE;
 801         uint32_t saveDSPCCURSOR_POS;
 802         uint32_t saveOV_OVADD_C;
 803         uint32_t saveOV_OGAMC0_C;
 804         uint32_t saveOV_OGAMC1_C;
 805         uint32_t saveOV_OGAMC2_C;
 806         uint32_t saveOV_OGAMC3_C;
 807         uint32_t saveOV_OGAMC4_C;
 808         uint32_t saveOV_OGAMC5_C;
 809
 810         /* DSI reg save */
 811         uint32_t saveDEVICE_READY_REG;
 812         uint32_t saveINTR_EN_REG;
 813         uint32_t saveDSI_FUNC_PRG_REG;
 814         uint32_t saveHS_TX_TIMEOUT_REG;
 815         uint32_t saveLP_RX_TIMEOUT_REG;
 816         uint32_t saveTURN_AROUND_TIMEOUT_REG;
 817         uint32_t saveDEVICE_RESET_REG;
 818         uint32_t saveDPI_RESOLUTION_REG;
 819         uint32_t saveHORIZ_SYNC_PAD_COUNT_REG;
 820         uint32_t saveHORIZ_BACK_PORCH_COUNT_REG;
 821         uint32_t saveHORIZ_FRONT_PORCH_COUNT_REG;
 822         uint32_t saveHORIZ_ACTIVE_AREA_COUNT_REG;
 823         uint32_t saveVERT_SYNC_PAD_COUNT_REG;
 824         uint32_t saveVERT_BACK_PORCH_COUNT_REG;
 825         uint32_t saveVERT_FRONT_PORCH_COUNT_REG;
 826         uint32_t saveHIGH_LOW_SWITCH_COUNT_REG;
 827         uint32_t saveINIT_COUNT_REG;
 828         uint32_t saveMAX_RET_PAK_REG;
 829         uint32_t saveVIDEO_FMT_REG;
 830         uint32_t saveEOT_DISABLE_REG;
 831         uint32_t saveLP_BYTECLK_REG;
 832         uint32_t saveHS_LS_DBI_ENABLE_REG;
 833         uint32_t saveTXCLKESC_REG;
 834         uint32_t saveDPHY_PARAM_REG;
 835         uint32_t saveMIPI_CONTROL_REG;
 836         void (*init_drvIC)(struct drm_device *dev);
 837         void (*dsi_prePowerState)(struct drm_device *dev);
 838         void (*dsi_postPowerState)(struct drm_device *dev);
 839
 840         /* DPST Register Save */
 841         uint32_t saveHISTOGRAM_INT_CONTROL_REG;
 842         uint32_t saveHISTOGRAM_LOGIC_CONTROL_REG;
 843         uint32_t savePWM_CONTROL_LOGIC;
 844
 845         /* MSI reg save */
 846
 847         uint32_t msi_addr;
 848         uint32_t msi_data;
 849
 850         /*
 851          *Scheduling.
 852          */
 853
 854         struct mutex reset_mutex;
 855         struct psb_scheduler scheduler;
 856         struct mutex cmdbuf_mutex;
 857         /*uint32_t ta_mem_pages;
 858         struct psb_ta_mem *ta_mem;
 859         int force_ta_mem_load;*/
 860
 861         /*
 862          *TODO: change this to be per drm-context.
 863          */
 864
 865         struct psb_context context;
 866
 867         /*
 868          *Watchdog
 869          */
 870
 871         spinlock_t watchdog_lock;
 872         struct timer_list watchdog_timer;
 873         struct work_struct watchdog_wq;
 874         struct work_struct msvdx_watchdog_wq;
 875         struct work_struct topaz_watchdog_wq;
 876         int timer_available;
 877
 878         uint16_t apm_base;
 879
 880         /*to be removed later*/
 881         /*int dri_page_flipping;
 882         int current_page;
 883 #if MDFLD_HDMI_JLIU7
 884         int pipe_active[3];
 885 #else
 886         int pipe_active[2];
 887 #endif
 888         int saved_start[2];
 889         int saved_offset[2];
 890         int saved_stride[2];
 891
 892         int flip_start[2];
 893         int flip_offset[2];
 894         int flip_stride[2];*/
 895
 896
 897         /*
 898          * Used for modifying backlight from
 899          * xrandr -- consider removing and using HAL instead
 900          */
 901         struct drm_property *backlight_property;
 902         uint32_t blc_adj1;
 903         uint32_t blc_adj2;
 904
 905         /*
 906          * DPST and Hotplug state
 907          */
 908
 909         struct hotplug_state *psb_hotplug_state;
 910         pfn_vsync_handler psb_vsync_handler;
 911
 912         struct mutex dsr_mutex;
 913         bool b_dsr;
 914         bool b_dsr_enable;
 915         bool dsr_fb_update_done_0;
 916         bool dsr_fb_update_done_2;
 917         uint32_t dsr_fb_update;
 918         uint32_t dsr_idle_count;
 919
 920         /*
 921          *   Flag letting us know if we have a swapchain or not (DGA)
 922          */
 923         uint32_t swap_chain_flag;
 924
 925         bool hdmi_done_reading_edid;
 926         bool xserver_start;
 927
 928         uint32_t tmds_clock_khz;
 929         had_event_call_back mdfld_had_event_callbacks;
 930         struct snd_intel_had_interface *had_interface;
 931         void *had_pvt_data;
 932
 933         uint32_t hdmi_audio_interrupt_mask;
 934
 935         /*psb fb dev*/
 936         void * fbdev;
 937         bool b_pmic_backlight;
 938
 939         /*pmic register for BL*/
 940         uint8_t saveBKLTCNT;
 941         uint8_t saveBKLTREQ;
 942         uint8_t saveBKLTBRTL;
 943
 944         struct drm_plane *overlays[2];
 945         struct drm_flip_driver flip_driver;
 946 };
 947
 948 struct psb_fpriv {
 949         int bcd_index;
 950         struct ttm_object_file *tfile;
 951         struct list_head pending_flips;
 952 };
 953
 954 struct psb_mmu_driver;
 955
 956 extern int drm_crtc_probe_output_modes(struct drm_device *dev, int, int);
 957 extern int drm_pick_crtcs(struct drm_device *dev);
 958
 959
 960 static inline struct psb_fpriv *psb_fpriv(struct drm_file *file_priv)
 961 {
 962         PVRSRV_FILE_PRIVATE_DATA *pvr_file_priv
 963                         = (PVRSRV_FILE_PRIVATE_DATA *)file_priv->driver_priv;
 964         return (struct psb_fpriv *) pvr_file_priv->pPriv;
 965 }
 966
 967 static inline struct drm_psb_private *psb_priv(struct drm_device *dev)
 968 {
 969         return (struct drm_psb_private *) dev->dev_private;
 970 }
 971
 972 /*
 973  *TTM glue. psb_ttm_glue.c
 974  */
 975
 976 extern int psb_open(struct inode *inode, struct file *filp);
 977 extern int psb_release(struct inode *inode, struct file *filp);
 978 extern int psb_mmap(struct file *filp, struct vm_area_struct *vma);
 979
 980 extern int psb_fence_signaled_ioctl(struct drm_device *dev, void *data,
 981                                     struct drm_file *file_priv);
 982 extern int psb_verify_access(struct ttm_buffer_object *bo,
 983                              struct file *filp);
 984 extern ssize_t psb_ttm_read(struct file *filp, char __user *buf,
 985                             size_t count, loff_t *f_pos);
 986 extern ssize_t psb_ttm_write(struct file *filp, const char __user *buf,
 987                             size_t count, loff_t *f_pos);
 988 extern int psb_fence_finish_ioctl(struct drm_device *dev, void *data,
 989                                   struct drm_file *file_priv);
 990 extern int psb_fence_unref_ioctl(struct drm_device *dev, void *data,
 991                                  struct drm_file *file_priv);
 992 extern int psb_pl_waitidle_ioctl(struct drm_device *dev, void *data,
 993                                  struct drm_file *file_priv);
 994 extern int psb_pl_setstatus_ioctl(struct drm_device *dev, void *data,
 995                                   struct drm_file *file_priv);
 996 extern int psb_pl_synccpu_ioctl(struct drm_device *dev, void *data,
 997                                 struct drm_file *file_priv);
 998 extern int psb_pl_unref_ioctl(struct drm_device *dev, void *data,
 999                               struct drm_file *file_priv);
1000 extern int psb_pl_reference_ioctl(struct drm_device *dev, void *data,
1001                                   struct drm_file *file_priv);
1002 extern int psb_pl_create_ioctl(struct drm_device *dev, void *data,
1003                                struct drm_file *file_priv);
1004 extern int psb_pl_ub_create_ioctl(struct drm_device *dev, void *data,
1005                                struct drm_file *file_priv);
1006 extern int psb_pl_wrap_pvr_buf_ioctl(struct drm_device *dev, void *data,
1007                                 struct drm_file *file_priv);
1008 extern int psb_extension_ioctl(struct drm_device *dev, void *data,
1009                                struct drm_file *file_priv);
1010 extern int psb_ttm_global_init(struct drm_psb_private *dev_priv);
1011 extern void psb_ttm_global_release(struct drm_psb_private *dev_priv);
1012 extern int psb_getpageaddrs_ioctl(struct drm_device *dev, void *data,
1013                                 struct drm_file *file_priv);
1014 /*
1015  *MMU stuff.
1016  */
1017
1018 extern struct psb_mmu_driver *psb_mmu_driver_init(uint8_t __iomem * registers,
1019                                         int trap_pagefaults,
1020                                         int invalid_type,
1021                                         struct drm_psb_private *dev_priv);
1022 extern void psb_mmu_driver_takedown(struct psb_mmu_driver *driver);
1023 extern struct psb_mmu_pd *psb_mmu_get_default_pd(struct psb_mmu_driver
1024                                                  *driver);
1025 extern void psb_mmu_mirror_gtt(struct psb_mmu_pd *pd, uint32_t mmu_offset,
1026                                uint32_t gtt_start, uint32_t gtt_pages);
1027 extern struct psb_mmu_pd *psb_mmu_alloc_pd(struct psb_mmu_driver *driver,
1028                                            int trap_pagefaults,
1029                                            int invalid_type);
1030 extern void psb_mmu_free_pagedir(struct psb_mmu_pd *pd);
1031 extern void psb_mmu_flush(struct psb_mmu_driver *driver, int rc_prot);
1032 extern void psb_mmu_remove_pfn_sequence(struct psb_mmu_pd *pd,
1033                                         unsigned long address,
1034                                         uint32_t num_pages);
1035 extern int psb_mmu_insert_pfn_sequence(struct psb_mmu_pd *pd,
1036                                        uint32_t start_pfn,
1037                                        unsigned long address,
1038                                        uint32_t num_pages, int type);
1039 extern int psb_mmu_virtual_to_pfn(struct psb_mmu_pd *pd, uint32_t virtual,
1040                                   unsigned long *pfn);
1041
1042 /*
1043  *Enable / disable MMU for different requestors.
1044  */
1045
1046
1047 extern void psb_mmu_set_pd_context(struct psb_mmu_pd *pd, int hw_context);
1048 extern int psb_mmu_insert_pages(struct psb_mmu_pd *pd, struct page **pages,
1049                                 unsigned long address, uint32_t num_pages,
1050                                 uint32_t desired_tile_stride,
1051                                 uint32_t hw_tile_stride, int type);
1052 extern void psb_mmu_remove_pages(struct psb_mmu_pd *pd,
1053                                  unsigned long address, uint32_t num_pages,
1054                                  uint32_t desired_tile_stride,
1055                                  uint32_t hw_tile_stride);
1056 /*
1057  *psb_sgx.c
1058  */
1059
1060
1061
1062 extern int psb_cmdbuf_ioctl(struct drm_device *dev, void *data,
1063                             struct drm_file *file_priv);
1064 extern int psb_reg_submit(struct drm_psb_private *dev_priv,
1065                           uint32_t *regs, unsigned int cmds);
1066
1067
1068 extern void psb_fence_or_sync(struct drm_file *file_priv,
1069                               uint32_t engine,
1070                               uint32_t fence_types,
1071                               uint32_t fence_flags,
1072                               struct list_head *list,
1073                               struct psb_ttm_fence_rep *fence_arg,
1074                               struct ttm_fence_object **fence_p);
1075
1076 extern void psb_gl3_global_invalidation(struct drm_device *dev);
1077
1078 /*
1079  *psb_fence.c
1080  */
1081
1082 extern void psb_fence_handler(struct drm_device *dev, uint32_t class);
1083
1084 extern int psb_fence_emit_sequence(struct ttm_fence_device *fdev,
1085                                    uint32_t fence_class,
1086                                    uint32_t flags, uint32_t *sequence,
1087                                    unsigned long *timeout_jiffies);
1088 extern void psb_fence_error(struct drm_device *dev,
1089                             uint32_t class,
1090                             uint32_t sequence, uint32_t type, int error);
1091 extern int psb_ttm_fence_device_init(struct ttm_fence_device *fdev);
1092
1093 /* MSVDX/Topaz stuff */
1094 extern int psb_remove_videoctx(struct drm_psb_private *dev_priv, struct file *filp);
1095
1096 extern int lnc_video_frameskip(struct drm_device *dev,
1097                                uint64_t user_pointer);
1098 extern int lnc_video_getparam(struct drm_device *dev, void *data,
1099                               struct drm_file *file_priv);
1100 extern int psb_try_power_down_msvdx(struct drm_device *dev);
1101
1102 /*
1103  *psb_fb.c
1104  */
1105 extern int psbfb_probed(struct drm_device *dev);
1106 extern int psbfb_remove(struct drm_device *dev,
1107                         struct drm_framebuffer *fb);
1108 extern int psbfb_kms_off_ioctl(struct drm_device *dev, void *data,
1109                                struct drm_file *file_priv);
1110 extern int psbfb_kms_on_ioctl(struct drm_device *dev, void *data,
1111                               struct drm_file *file_priv);
1112
1113 /* modesetting */
1114 extern void psb_modeset_init(struct drm_device *dev);
1115 extern void psb_modeset_cleanup(struct drm_device *dev);
1116
1117 /*fbdev*/
1118 extern int psb_fbdev_init(struct drm_device * dev);
1119
1120 /* psb_bl.c */
1121 int psb_backlight_init(struct drm_device *dev);
1122 void psb_backlight_exit(void);
1123 int psb_set_brightness(struct backlight_device *bd);
1124 int psb_get_brightness(struct backlight_device *bd);
1125 struct backlight_device * psb_get_backlight_device(void);
1126
1127 /* psb_video_bind.c */
1128 int psb_st_gfx_video_bridge(struct drm_device *dev,
1129                 IMG_VOID *arg, struct drm_file *file_priv);
1130
1131 /*
1132  *Debug print bits setting
1133  */
1134 #define PSB_D_GENERAL (1 << 0)
1135 #define PSB_D_INIT    (1 << 1)
1136 #define PSB_D_IRQ     (1 << 2)
1137 #define PSB_D_ENTRY   (1 << 3)
1138 /* debug the get H/V BP/FP count */
1139 #define PSB_D_HV      (1 << 4)
1140 #define PSB_D_DBI_BF  (1 << 5)
1141 #define PSB_D_PM      (1 << 6)
1142 #define PSB_D_RENDER  (1 << 7)
1143 #define PSB_D_REG     (1 << 8)
1144 #define PSB_D_MSVDX   (1 << 9)
1145 #define PSB_D_TOPAZ   (1 << 10)
1146
1147 #ifndef DRM_DEBUG_CODE
1148 /* To enable debug printout, set drm_psb_debug in psb_drv.c
1149  * to any combination of above print flags.
1150  */
1151 /* #define DRM_DEBUG_CODE 2 */
1152 #endif
1153
1154 extern int drm_psb_debug;
1155 extern int drm_psb_enable_pr2_cabc ;
1156 extern int drm_tc35876x_debug;
1157 extern int drm_psb_no_fb;
1158 extern int drm_topaz_sbuswa;
1159
1160 #define PSB_DEBUG_GENERAL(_fmt, _arg...) \
1161         PSB_DEBUG(PSB_D_GENERAL, _fmt, ##_arg)
1162 #define PSB_DEBUG_INIT(_fmt, _arg...) \
1163         PSB_DEBUG(PSB_D_INIT, _fmt, ##_arg)
1164 #define PSB_DEBUG_IRQ(_fmt, _arg...) \
1165         PSB_DEBUG(PSB_D_IRQ, _fmt, ##_arg)
1166 #define PSB_DEBUG_ENTRY(_fmt, _arg...) \
1167         PSB_DEBUG(PSB_D_ENTRY, _fmt, ##_arg)
1168 #define PSB_DEBUG_HV(_fmt, _arg...) \
1169         PSB_DEBUG(PSB_D_HV, _fmt, ##_arg)
1170 #define PSB_DEBUG_DBI_BF(_fmt, _arg...) \
1171         PSB_DEBUG(PSB_D_DBI_BF, _fmt, ##_arg)
1172 #define PSB_DEBUG_PM(_fmt, _arg...) \
1173         PSB_DEBUG(PSB_D_PM, _fmt, ##_arg)
1174 #define PSB_DEBUG_RENDER(_fmt, _arg...) \
1175         PSB_DEBUG(PSB_D_RENDER, _fmt, ##_arg)
1176 #define PSB_DEBUG_REG(_fmt, _arg...) \
1177         PSB_DEBUG(PSB_D_REG, _fmt, ##_arg)
1178 #define PSB_DEBUG_MSVDX(_fmt, _arg...) \
1179         PSB_DEBUG(PSB_D_MSVDX, _fmt, ##_arg)
1180 #define PSB_DEBUG_TOPAZ(_fmt, _arg...) \
1181         PSB_DEBUG(PSB_D_TOPAZ, _fmt, ##_arg)
1182
1183 #if DRM_DEBUG_CODE
1184 #define PSB_DEBUG(_flag, _fmt, _arg...)                                 \
1185         do {                                                            \
1186                 if (unlikely((_flag) & drm_psb_debug))                  \
1187                         printk(KERN_DEBUG                               \
1188                                "[psb:0x%02x:%s] " _fmt , _flag,         \
1189                                __func__ , ##_arg);                      \
1190         } while (0)
1191 #else
1192 #define PSB_DEBUG(_fmt, _arg...)     do { } while (0)
1193 #endif
1194
1195 /*
1196  *Utilities
1197  */
1198 #define DRM_DRIVER_PRIVATE_T struct drm_psb_private
1199
1200 static inline u32 MDFLD_MSG_READ32(uint port, uint offset)
1201 {
1202         int mcr = (0x10<<24) | (port << 16) | (offset << 8);
1203         uint32_t ret_val = 0;
1204         struct pci_dev *pci_root = pci_get_bus_and_slot (0, 0);
1205         pci_write_config_dword (pci_root, 0xD0, mcr);
1206         pci_read_config_dword (pci_root, 0xD4, &ret_val);
1207         pci_dev_put(pci_root);
1208         return ret_val;
1209 }
1210 static inline void MDFLD_MSG_WRITE32(uint port, uint offset, u32 value)
1211 {
1212         int mcr = (0x11<<24) | (port << 16) | (offset << 8) | 0xF0;
1213         struct pci_dev *pci_root = pci_get_bus_and_slot (0, 0);
1214         pci_write_config_dword (pci_root, 0xD4, value);
1215         pci_write_config_dword (pci_root, 0xD0, mcr);
1216         pci_dev_put(pci_root);
1217 }
1218
1219 static inline uint32_t REGISTER_READ(struct drm_device *dev, uint32_t reg)
1220 {
1221         struct drm_psb_private *dev_priv = dev->dev_private;
1222         int reg_val = ioread32(dev_priv->vdc_reg + (reg));
1223         PSB_DEBUG_REG("reg = 0x%x. reg_val = 0x%x. \n", reg, reg_val);
1224         return reg_val;
1225 }
1226
1227 #define REG_READ(reg)          REGISTER_READ(dev, (reg))
1228 static inline void REGISTER_WRITE(struct drm_device *dev, uint32_t reg,
1229                                       uint32_t val)
1230 {
1231         struct drm_psb_private *dev_priv = dev->dev_private;
1232         if ((reg < 0x70084 || reg >0x70088) && (reg < 0xa000 || reg >0xa3ff))
1233                 PSB_DEBUG_REG("reg = 0x%x, val = 0x%x. \n", reg, val);
1234
1235         iowrite32((val), dev_priv->vdc_reg + (reg));
1236 }
1237
1238 #define REG_WRITE(reg, val)     REGISTER_WRITE(dev, (reg), (val))
1239
1240 #define FLD_MASK(start, end)    (((1 << ((start) - (end) + 1)) - 1) << (end))
1241 #define FLD_VAL(val, start, end) (((val) << (end)) & FLD_MASK(start, end))
1242 #define FLD_GET(val, start, end) (((val) & FLD_MASK(start, end)) >> (end))
1243 #define FLD_MOD(orig, val, start, end) \
1244         (((orig) & ~FLD_MASK(start, end)) | FLD_VAL(val, start, end))
1245
1246 #define REG_FLD_MOD(reg, val, start, end) \
1247         REG_WRITE(reg, FLD_MOD(REG_READ(reg), val, start, end))
1248
1249 static inline int REGISTER_FLD_MASK_WAIT(struct drm_device *dev, u32 reg,
1250                                          u32 val, u32 mask)
1251 {
1252         int t = 100000;
1253
1254         while ((REG_READ(reg) & mask) != val) {
1255                 if (--t == 0)
1256                         return 1;
1257         }
1258
1259         return 0;
1260 }
1261
1262 static inline int REGISTER_FLD_WAIT(struct drm_device *dev, u32 reg, u32 val,
1263                                     int start, int end)
1264 {
1265         return REGISTER_FLD_MASK_WAIT(dev, reg, FLD_VAL(val, start, end),
1266                                       FLD_MASK(start, end));
1267 }
1268
1269 #define REG_FLD_WAIT(reg, val, start, end) \
1270         REGISTER_FLD_WAIT(dev, reg, val, start, end)
1271
1272 #define REG_BIT_WAIT(reg, val, bitnum) \
1273         REGISTER_FLD_WAIT(dev, reg, val, bitnum, bitnum)
1274
1275 #define REG_FLAG_WAIT_SET(reg, flag) \
1276         REGISTER_FLD_MASK_WAIT(dev, reg, flag, flag)
1277
1278 #define REG_FLAG_WAIT_CLEAR(reg, flag) \
1279         REGISTER_FLD_MASK_WAIT(dev, reg, flag, 0)
1280
1281 static inline void REGISTER_WRITE16(struct drm_device *dev,
1282                                         uint32_t reg, uint32_t val)
1283 {
1284         struct drm_psb_private *dev_priv = dev->dev_private;
1285
1286         PSB_DEBUG_REG("reg = 0x%x, val = 0x%x. \n", reg, val);
1287
1288         iowrite16((val), dev_priv->vdc_reg + (reg));
1289 }
1290
1291 #define REG_WRITE16(reg, val)     REGISTER_WRITE16(dev, (reg), (val))
1292
1293 static inline void REGISTER_WRITE8(struct drm_device *dev,
1294                                        uint32_t reg, uint32_t val)
1295 {
1296         struct drm_psb_private *dev_priv = dev->dev_private;
1297
1298         PSB_DEBUG_REG("reg = 0x%x, val = 0x%x. \n", reg, val);
1299
1300         iowrite8((val), dev_priv->vdc_reg + (reg));
1301 }
1302
1303 #define REG_WRITE8(reg, val)     REGISTER_WRITE8(dev, (reg), (val))
1304
1305 #define PSB_WVDC32(_val, _offs) \
1306   iowrite32(_val, dev_priv->vdc_reg + (_offs))
1307 #define PSB_RVDC32(_offs) \
1308   ioread32(dev_priv->vdc_reg + (_offs))
1309
1310 /* #define TRAP_SGX_PM_FAULT 1 */
1311 #ifdef TRAP_SGX_PM_FAULT
1312 #define PSB_RSGX32(_offs)                                       \
1313 ({                                                              \
1314     if (inl(dev_priv->apm_base + PSB_APM_STS) & 0x3) {          \
1315         printk(KERN_ERR "access sgx when it's off!! (READ) %s, %d\n", \
1316                __FILE__, __LINE__);                             \
1317         mdelay(1000);                                           \
1318     }                                                           \
1319     ioread32(dev_priv->sgx_reg + (_offs));                      \
1320 })
1321 #else
1322 #define PSB_RSGX32(_offs)                                       \
1323   ioread32(dev_priv->sgx_reg + (_offs))
1324 #endif
1325
1326 #define MSVDX_REG_DUMP 0
1327 #if MSVDX_REG_DUMP
1328
1329 #define PSB_WMSVDX32(_val, _offs) \
1330   printk("MSVDX: write %08x to reg 0x%08x\n", (unsigned int)(_val), (unsigned int)(_offs));\
1331   iowrite32(_val, dev_priv->msvdx_reg + (_offs))
1332 #define PSB_RMSVDX32(_offs) \
1333   ioread32(dev_priv->msvdx_reg + (_offs))
1334
1335 #else
1336
1337 #define PSB_WMSVDX32(_val, _offs) \
1338   iowrite32(_val, dev_priv->msvdx_reg + (_offs))
1339 #define PSB_RMSVDX32(_offs) \
1340   ioread32(dev_priv->msvdx_reg + (_offs))
1341
1342 #endif
1343
1344 #define IS_PENWELL(dev) 0 /* FIXME */
1345
1346 #define IS_CTP(dev) (((dev->pci_device & 0xffff) == 0x08c0) ||  \
1347                      ((dev->pci_device & 0xffff) == 0x08c7) ||  \
1348                      ((dev->pci_device & 0xffff) == 0x08c8))
1349
1350 extern int drm_psb_cpurelax;
1351 extern int drm_psb_udelaydivider;
1352 extern int drm_psb_udelaymultiplier;
1353 extern int drm_psb_topaz_clockgating;
1354
1355 extern char HDMI_EDID[20];
1356
1357 #define PSB_UDELAY(usec)                        \
1358 do {                                            \
1359         if (drm_psb_cpurelax == 0)              \
1360                 DRM_UDELAY(usec * drm_psb_udelaymultiplier\
1361                         / drm_psb_udelaydivider);\
1362         else                                    \
1363                 cpu_relax();                    \
1364 } while (0)
1365
1366 #endif