drivers/spi/zynq_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * (C) Copyright 2013 Xilinx, Inc.
   4  * (C) Copyright 2015 Jagan Teki <jteki@openedev.com>
   5  *
   6  * Xilinx Zynq PS SPI controller driver (master mode only)
   7  */
   8
   9 #include <common.h>
  10 #include <dm.h>
  11 #include <dm/device_compat.h>
  12 #include <log.h>
  13 #include <malloc.h>
  14 #include <spi.h>
  15 #include <time.h>
  16 #include <clk.h>
  17 #include <asm/io.h>
  18 #include <linux/bitops.h>
  19 #include <linux/delay.h>
  20
  21 DECLARE_GLOBAL_DATA_PTR;
  22
  23 /* zynq spi register bit masks ZYNQ_SPI_<REG>_<BIT>_MASK */
  24 #define ZYNQ_SPI_CR_MSA_MASK            BIT(15) /* Manual start enb */
  25 #define ZYNQ_SPI_CR_MCS_MASK            BIT(14) /* Manual chip select */
  26 #define ZYNQ_SPI_CR_CS_MASK             GENMASK(13, 10) /* Chip select */
  27 #define ZYNQ_SPI_CR_BAUD_MASK           GENMASK(5, 3)   /* Baud rate div */
  28 #define ZYNQ_SPI_CR_CPHA_MASK           BIT(2)  /* Clock phase */
  29 #define ZYNQ_SPI_CR_CPOL_MASK           BIT(1)  /* Clock polarity */
  30 #define ZYNQ_SPI_CR_MSTREN_MASK         BIT(0)  /* Mode select */
  31 #define ZYNQ_SPI_IXR_RXNEMPTY_MASK      BIT(4)  /* RX_FIFO_not_empty */
  32 #define ZYNQ_SPI_IXR_TXOW_MASK          BIT(2)  /* TX_FIFO_not_full */
  33 #define ZYNQ_SPI_IXR_ALL_MASK           GENMASK(6, 0)   /* All IXR bits */
  34 #define ZYNQ_SPI_ENR_SPI_EN_MASK        BIT(0)  /* SPI Enable */
  35
  36 #define ZYNQ_SPI_CR_BAUD_MAX            8       /* Baud rate divisor max val */
  37 #define ZYNQ_SPI_CR_BAUD_SHIFT          3       /* Baud rate divisor shift */
  38 #define ZYNQ_SPI_CR_SS_SHIFT            10      /* Slave select shift */
  39
  40 #define ZYNQ_SPI_FIFO_DEPTH             128
  41 #define ZYNQ_SPI_WAIT                   (CONFIG_SYS_HZ / 100)   /* 10 ms */
  42
  43 /* zynq spi register set */
  44 struct zynq_spi_regs {
  45         u32 cr;         /* 0x00 */
  46         u32 isr;        /* 0x04 */
  47         u32 ier;        /* 0x08 */
  48         u32 idr;        /* 0x0C */
  49         u32 imr;        /* 0x10 */
  50         u32 enr;        /* 0x14 */
  51         u32 dr;         /* 0x18 */
  52         u32 txdr;       /* 0x1C */
  53         u32 rxdr;       /* 0x20 */
  54 };
  55
  56
  57 /* zynq spi platform data */
  58 struct zynq_spi_plat {
  59         struct zynq_spi_regs *regs;
  60         u32 frequency;          /* input frequency */
  61         u32 speed_hz;
  62         uint deactivate_delay_us;       /* Delay to wait after deactivate */
  63         uint activate_delay_us;         /* Delay to wait after activate */
  64 };
  65
  66 /* zynq spi priv */
  67 struct zynq_spi_priv {
  68         struct zynq_spi_regs *regs;
  69         u8 cs;
  70         u8 mode;
  71         ulong last_transaction_us;      /* Time of last transaction end */
  72         u8 fifo_depth;
  73         u32 freq;               /* required frequency */
  74 };
  75
  76 static int zynq_spi_of_to_plat(struct udevice *bus)
  77 {
  78         struct zynq_spi_plat *plat = bus->plat;
  79         const void *blob = gd->fdt_blob;
  80         int node = dev_of_offset(bus);
  81
  82         plat->regs = dev_read_addr_ptr(bus);
  83
  84         plat->deactivate_delay_us = fdtdec_get_int(blob, node,
  85                                         "spi-deactivate-delay", 0);
  86         plat->activate_delay_us = fdtdec_get_int(blob, node,
  87                                                  "spi-activate-delay", 0);
  88
  89         return 0;
  90 }
  91
  92 static void zynq_spi_init_hw(struct zynq_spi_priv *priv)
  93 {
  94         struct zynq_spi_regs *regs = priv->regs;
  95         u32 confr;
  96
  97         /* Disable SPI */
  98         confr = ZYNQ_SPI_ENR_SPI_EN_MASK;
  99         writel(~confr, &regs->enr);
 100
 101         /* Disable Interrupts */
 102         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->idr);
 103
 104         /* Clear RX FIFO */
 105         while (readl(&regs->isr) &
 106                         ZYNQ_SPI_IXR_RXNEMPTY_MASK)
 107                 readl(&regs->rxdr);
 108
 109         /* Clear Interrupts */
 110         writel(ZYNQ_SPI_IXR_ALL_MASK, &regs->isr);
 111
 112         /* Manual slave select and Auto start */
 113         confr = ZYNQ_SPI_CR_MCS_MASK | ZYNQ_SPI_CR_CS_MASK |
 114                 ZYNQ_SPI_CR_MSTREN_MASK;
 115         confr &= ~ZYNQ_SPI_CR_MSA_MASK;
 116         writel(confr, &regs->cr);
 117
 118         /* Enable SPI */
 119         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 120 }
 121
 122 static int zynq_spi_probe(struct udevice *bus)
 123 {
 124         struct zynq_spi_plat *plat = dev_get_plat(bus);
 125         struct zynq_spi_priv *priv = dev_get_priv(bus);
 126         struct clk clk;
 127         unsigned long clock;
 128         int ret;
 129
 130         priv->regs = plat->regs;
 131         priv->fifo_depth = ZYNQ_SPI_FIFO_DEPTH;
 132
 133         ret = clk_get_by_name(bus, "ref_clk", &clk);
 134         if (ret < 0) {
 135                 dev_err(bus, "failed to get clock\n");
 136                 return ret;
 137         }
 138
 139         clock = clk_get_rate(&clk);
 140         if (IS_ERR_VALUE(clock)) {
 141                 dev_err(bus, "failed to get rate\n");
 142                 return clock;
 143         }
 144
 145         ret = clk_enable(&clk);
 146         if (ret && ret != -ENOSYS) {
 147                 dev_err(bus, "failed to enable clock\n");
 148                 return ret;
 149         }
 150
 151         /* init the zynq spi hw */
 152         zynq_spi_init_hw(priv);
 153
 154         plat->frequency = clock;
 155         plat->speed_hz = plat->frequency / 2;
 156
 157         debug("%s: max-frequency=%d\n", __func__, plat->speed_hz);
 158
 159         return 0;
 160 }
 161
 162 static void spi_cs_activate(struct udevice *dev)
 163 {
 164         struct udevice *bus = dev->parent;
 165         struct zynq_spi_plat *plat = bus->plat;
 166         struct zynq_spi_priv *priv = dev_get_priv(bus);
 167         struct zynq_spi_regs *regs = priv->regs;
 168         u32 cr;
 169
 170         /* If it's too soon to do another transaction, wait */
 171         if (plat->deactivate_delay_us && priv->last_transaction_us) {
 172                 ulong delay_us;         /* The delay completed so far */
 173                 delay_us = timer_get_us() - priv->last_transaction_us;
 174                 if (delay_us < plat->deactivate_delay_us)
 175                         udelay(plat->deactivate_delay_us - delay_us);
 176         }
 177
 178         clrbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 179         cr = readl(&regs->cr);
 180         /*
 181          * CS cal logic: CS[13:10]
 182          * xxx0 - cs0
 183          * xx01 - cs1
 184          * x011 - cs2
 185          */
 186         cr |= (~(1 << priv->cs) << ZYNQ_SPI_CR_SS_SHIFT) & ZYNQ_SPI_CR_CS_MASK;
 187         writel(cr, &regs->cr);
 188
 189         if (plat->activate_delay_us)
 190                 udelay(plat->activate_delay_us);
 191 }
 192
 193 static void spi_cs_deactivate(struct udevice *dev)
 194 {
 195         struct udevice *bus = dev->parent;
 196         struct zynq_spi_plat *plat = bus->plat;
 197         struct zynq_spi_priv *priv = dev_get_priv(bus);
 198         struct zynq_spi_regs *regs = priv->regs;
 199
 200         setbits_le32(&regs->cr, ZYNQ_SPI_CR_CS_MASK);
 201
 202         /* Remember time of this transaction so we can honour the bus delay */
 203         if (plat->deactivate_delay_us)
 204                 priv->last_transaction_us = timer_get_us();
 205 }
 206
 207 static int zynq_spi_claim_bus(struct udevice *dev)
 208 {
 209         struct udevice *bus = dev->parent;
 210         struct zynq_spi_priv *priv = dev_get_priv(bus);
 211         struct zynq_spi_regs *regs = priv->regs;
 212
 213         writel(ZYNQ_SPI_ENR_SPI_EN_MASK, &regs->enr);
 214
 215         return 0;
 216 }
 217
 218 static int zynq_spi_release_bus(struct udevice *dev)
 219 {
 220         struct udevice *bus = dev->parent;
 221         struct zynq_spi_priv *priv = dev_get_priv(bus);
 222         struct zynq_spi_regs *regs = priv->regs;
 223         u32 confr;
 224
 225         confr = ZYNQ_SPI_ENR_SPI_EN_MASK;
 226         writel(~confr, &regs->enr);
 227
 228         return 0;
 229 }
 230
 231 static int zynq_spi_xfer(struct udevice *dev, unsigned int bitlen,
 232                             const void *dout, void *din, unsigned long flags)
 233 {
 234         struct udevice *bus = dev->parent;
 235         struct zynq_spi_priv *priv = dev_get_priv(bus);
 236         struct zynq_spi_regs *regs = priv->regs;
 237         struct dm_spi_slave_plat *slave_plat = dev_get_parent_plat(dev);
 238         u32 len = bitlen / 8;
 239         u32 tx_len = len, rx_len = len, tx_tvl;
 240         const u8 *tx_buf = dout;
 241         u8 *rx_buf = din, buf;
 242         u32 ts, status;
 243
 244         debug("spi_xfer: bus:%i cs:%i bitlen:%i len:%i flags:%lx\n",
 245               dev_seq(bus), slave_plat->cs, bitlen, len, flags);
 246
 247         if (bitlen % 8) {
 248                 debug("spi_xfer: Non byte aligned SPI transfer\n");
 249                 return -1;
 250         }
 251
 252         priv->cs = slave_plat->cs;
 253         if (flags & SPI_XFER_BEGIN)
 254                 spi_cs_activate(dev);
 255
 256         while (rx_len > 0) {
 257                 /* Write the data into TX FIFO - tx threshold is fifo_depth */
 258                 tx_tvl = 0;
 259                 while ((tx_tvl < priv->fifo_depth) && tx_len) {
 260                         if (tx_buf)
 261                                 buf = *tx_buf++;
 262                         else
 263                                 buf = 0;
 264                         writel(buf, &regs->txdr);
 265                         tx_len--;
 266                         tx_tvl++;
 267                 }
 268
 269                 /* Check TX FIFO completion */
 270                 ts = get_timer(0);
 271                 status = readl(&regs->isr);
 272                 while (!(status & ZYNQ_SPI_IXR_TXOW_MASK)) {
 273                         if (get_timer(ts) > ZYNQ_SPI_WAIT) {
 274                                 printf("spi_xfer: Timeout! TX FIFO not full\n");
 275                                 return -1;
 276                         }
 277                         status = readl(&regs->isr);
 278                 }
 279
 280                 /* Read the data from RX FIFO */
 281                 status = readl(&regs->isr);
 282                 while ((status & ZYNQ_SPI_IXR_RXNEMPTY_MASK) && rx_len) {
 283                         buf = readl(&regs->rxdr);
 284                         if (rx_buf)
 285                                 *rx_buf++ = buf;
 286                         status = readl(&regs->isr);
 287                         rx_len--;
 288                 }
 289         }
 290
 291         if (flags & SPI_XFER_END)
 292                 spi_cs_deactivate(dev);
 293
 294         return 0;
 295 }
 296
 297 static int zynq_spi_set_speed(struct udevice *bus, uint speed)
 298 {
 299         struct zynq_spi_plat *plat = bus->plat;
 300         struct zynq_spi_priv *priv = dev_get_priv(bus);
 301         struct zynq_spi_regs *regs = priv->regs;
 302         uint32_t confr;
 303         u8 baud_rate_val = 0;
 304
 305         if (speed > plat->frequency)
 306                 speed = plat->frequency;
 307
 308         /* Set the clock frequency */
 309         confr = readl(&regs->cr);
 310         if (speed == 0) {
 311                 /* Set baudrate x8, if the freq is 0 */
 312                 baud_rate_val = 0x2;
 313         } else if (plat->speed_hz != speed) {
 314                 while ((baud_rate_val < ZYNQ_SPI_CR_BAUD_MAX) &&
 315                                 ((plat->frequency /
 316                                 (2 << baud_rate_val)) > speed))
 317                         baud_rate_val++;
 318                 plat->speed_hz = speed / (2 << baud_rate_val);
 319         }
 320         confr &= ~ZYNQ_SPI_CR_BAUD_MASK;
 321         confr |= (baud_rate_val << ZYNQ_SPI_CR_BAUD_SHIFT);
 322
 323         writel(confr, &regs->cr);
 324         priv->freq = speed;
 325
 326         debug("zynq_spi_set_speed: regs=%p, speed=%d\n",
 327               priv->regs, priv->freq);
 328
 329         return 0;
 330 }
 331
 332 static int zynq_spi_set_mode(struct udevice *bus, uint mode)
 333 {
 334         struct zynq_spi_priv *priv = dev_get_priv(bus);
 335         struct zynq_spi_regs *regs = priv->regs;
 336         uint32_t confr;
 337
 338         /* Set the SPI Clock phase and polarities */
 339         confr = readl(&regs->cr);
 340         confr &= ~(ZYNQ_SPI_CR_CPHA_MASK | ZYNQ_SPI_CR_CPOL_MASK);
 341
 342         if (mode & SPI_CPHA)
 343                 confr |= ZYNQ_SPI_CR_CPHA_MASK;
 344         if (mode & SPI_CPOL)
 345                 confr |= ZYNQ_SPI_CR_CPOL_MASK;
 346
 347         writel(confr, &regs->cr);
 348         priv->mode = mode;
 349
 350         debug("zynq_spi_set_mode: regs=%p, mode=%d\n", priv->regs, priv->mode);
 351
 352         return 0;
 353 }
 354
 355 static const struct dm_spi_ops zynq_spi_ops = {
 356         .claim_bus      = zynq_spi_claim_bus,
 357         .release_bus    = zynq_spi_release_bus,
 358         .xfer           = zynq_spi_xfer,
 359         .set_speed      = zynq_spi_set_speed,
 360         .set_mode       = zynq_spi_set_mode,
 361 };
 362
 363 static const struct udevice_id zynq_spi_ids[] = {
 364         { .compatible = "xlnx,zynq-spi-r1p6" },
 365         { .compatible = "cdns,spi-r1p6" },
 366         { }
 367 };
 368
 369 U_BOOT_DRIVER(zynq_spi) = {
 370         .name   = "zynq_spi",
 371         .id     = UCLASS_SPI,
 372         .of_match = zynq_spi_ids,
 373         .ops    = &zynq_spi_ops,
 374         .of_to_plat = zynq_spi_of_to_plat,
 375         .plat_auto      = sizeof(struct zynq_spi_plat),
 376         .priv_auto      = sizeof(struct zynq_spi_priv),
 377         .probe  = zynq_spi_probe,
 378 };